高速电路中PDN电源噪声分析及去耦网络设计

发布时间：2020-07-04 21:42

【摘要】：随着电子制造工艺的发展,产品朝着小型化、高速化、低功耗发展。现代高性能芯片的时钟频率逐渐提高、晶体管数量不断增加、供电电压持续降低、开关电流不断增大,造成噪声裕量不断降低。这些变化使得电源噪声对链路的影响越来越严重,电子工程师们也将更多的注意力转向于电源分配网络(Power Distribution Network,PDN)和去耦网络的设计来抑制电源噪声,以保证电源的完整性以及链路系统的正常工作。越来越多的工程师通过误码率眼图和最坏眼图来衡量高速链路系统性能的优劣。而传统上获得眼图的方法是通过SPICE瞬态仿真大量的伪随机码,该方法需要耗费大量的时间,还有可能无法获得最坏眼图和误码率眼图。为此本文采用快速时域算法快速地得到全链路最坏眼图和误码率眼图,通过眼图的相关数据分析电源噪声对无源链路产生的影响,并对全链路的性能进行准确地评估。本文基于第四代双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random Access Memory 4,DDR4 SDRAM)的高速并行链路系统,深入剖析了PDN在整个链路工作中扮演的重要角色,然后分析了电源噪声对链路性能的影响,最后通过优化电源分配网络的去耦设计来改善电源噪声对DDR4传输信号的影响。首先结合最大峰值失真分析(Peak Distortion Analysis,PDA)算法来处理电源噪声和无源通道噪声快速得到全链路最坏眼图。为了有效快速的评估PDN的设计,本文提出了一种准确快速获得最坏电源噪声的方法。误码率眼图的实现过程是先计算通道噪声的概率分布,其次计算耦合进无源通道接收端的电源噪声概率分布,然后通过矢量拟合的方法验证该噪声是否符合正态分布,最后将通道噪声的概率分布与电源噪声的概率分布相卷积得到总的概率分布,再结合高低电平的逻辑门限得到全链路误码率眼图。本文在HSPICE中搭建链路仿真模型,MATLAB开发PDN_BER_TOOL软件,结合快速时域仿真技术,快速地得到最坏眼图和误码率眼图,分析并验证了电源噪声对链路通道的影响,合理地设计去耦网络抑制电源噪声来优化PDN性能。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN402
【图文】：

振铃现象

经典的信号完整性问题可划分为反射、码间干扰主要包含对 PDN 和去耦网络的研究，而研究两者的目的。电源是为芯片提供电流的直接动力来源，因此电源质量正常工作。为了保证高速电路中信号高质量地传输和接收声问题的原因以及解决这些问题的关键途径。中传输的过程中是以电磁波的形式向前传输，若途中阻抗突变处会产生反射现象。高速信号的反射一般发生在传输结构、连接件、和封装处等互连拓扑结构改变的地方[4]。阻性负载反射，和感性负载反射。而按照反射系数的正负负反射。正反射指的是信号感受到阻抗变小而导致的反射阻抗变大而导致的反射。信号的多次反射会引起振铃现象

端接,方式,远端

图 2.2 不同端接方式端串联端接将源端端接阻抗与传输线阻抗相匹配，保证传输路径中，发送端的信号就不会反射，保证信号向远端高效率传输。远端并远端并联上拉至电源和远端并联下拉至地。远端并联上拉至电源会，远端并联下拉至地会拉低信号的高电平。使得噪声容限降低，其阻，宜于操作，适用于多个负载。戴维南端接采用了上拉和下拉并摆幅最小化的目的。当驱动器输出高电平时，由于有下拉电阻，高驱动器输出低电平时，由于有上拉电阻，低电平会被拉高，总体会小。上下拉电阻的选取尽量使得接收器的高低电平的噪声容限满足内阻的存在，低电平不可能为 0V，而且电路在未工作时，上拉电然存在电流，这会增加电路的功率消耗。为此 RC 网络端接问世。直流功耗，且不会拉低高电平电压值，由于电容的存在信号的高频系统的时序。综上所述，各种短接匹配各有千秋，根据不同的实际。

【参考文献】