基于硬件描述语言的可逆逻辑描述与综合方法

发布时间：2017-03-29 10:25

  本文关键词：基于硬件描述语言的可逆逻辑描述与综合方法，由笔耕文化传播整理发布。

【摘要】：随着集成电路的规模和集成度的不断增加,集成电路的功耗问题日益突出,现已成为制约集成电路进一步发展的瓶颈。现阶段集成电路功耗的主要来源之一是计算过程中的不可逆操作,而降低能耗的关键是将不可逆操作变为可逆操作。可逆逻辑电路是仅包含可逆操作的新型电路,可以根除源于信息损失的能耗和发热,可逆逻辑综合就是用可逆逻辑单元实现具备预期功能的可逆逻辑网络结构,并使得代价尽可能小,它是研究和实现超低功耗集成电路、量子计算机等的基础和关键。目前可逆逻辑优化的规模性研究还处于起步阶段,很多功能电路还没有设计实现,现有可逆逻辑功能电路的设计仅能胜任可逆加法器之类的小规模简单电路,虽然部分电路优化程度较高但基于人工的设计方法成本偏高,而且不利于较大规模电路的优化设计,因此,需要研究新的方法和途径,实现较大规模、较复杂可逆逻辑电路的(半)自动设计。针对可逆逻辑综合在设计较大规模可逆逻辑电路中遇到的瓶颈,本文借鉴常规(非可逆)逻辑设计的成功经验和成果,研究如何利用硬件描述语言和EDA工具,对可逆逻辑电路进行描述和功能仿真,并结合必要的人工干预和修正,实现较大规模较复杂可逆逻辑电路的(半)自动设计。研究中以算术逻辑单元(ALU)作为设计对象,因为它既是典型的较大规模、较复杂的常用功能单元电路,因而是检验和改进可逆逻辑综合方法的基准电路,又是未来实现量子计算机必不可缺的核心部件。具体地说,本文提出了基于Verilog描述可逆逻辑电路的基本方法:以可逆全加器为基础设计了兼具算术运算和逻辑运算功能的16位可逆ALU,其特点是采用了多操作数因而运算能力更强;利用Verilog对上述可逆ALU进行了描述,并利用Quarter II对该描述(设计)进行了逻辑综合和仿真验证。此外,本文还提出了基于Verilog混合描述的方式,更为简洁的设计了可逆全加器。初步实验表明,本文提出的基于硬件描述语言的可逆逻辑描述与综合方法有一定的可行性和有效性,相信对较大规模较复杂可逆逻辑综合的研究有一定的参考价值和指导意义。
【关键词】：可逆逻辑综合 硬件描述语言 可逆ALU 仿真验证
【学位授予单位】：东华大学
【学位级别】：硕士
【学位授予年份】：2016
【分类号】：TN791
【目录】：

• 摘要4-6
• ABSTRACT6-9
• 第一章 绪论9-14
• 1.1 课题研究背景与意义9-11
• 1.2 国内外研究现状及发展方向11-12
• 1.3 本文主要内容及论文结构12-14
• 第二章 可逆逻辑电路基础14-23
• 2.1 可逆逻辑电路概述14-15
• 2.1.1 可逆逻辑与可逆计算14
• 2.1.2 可逆逻辑电路的主要指标14-15
• 2.2 可逆逻辑门15-20
• 2.2.1 一位可逆逻辑门15-16
• 2.2.2 多位可逆逻辑门16-20
• 2.3 可逆逻辑电路综合方法20-22
• 2.3.1 主要综合方法介绍20-21
• 2.3.2 设计方法的比较分析21-22
• 2.4 本章小结22-23
• 第三章 基于Verilog的可逆逻辑描述方法23-31
• 3.1 硬件描述语言概述23-24
• 3.2 Verilog的描述方式24-26
• 3.2.1 数据流描述24-25
• 3.2.2 行为描述25
• 3.2.3 结构化描述25-26
• 3.3 仿真和验证26-27
• 3.3.1 建立Testbench26-27
• 3.3.2 波形编辑器27
• 3.4 Verilog描述可逆逻辑的基本方法27-30
• 3.4.1 基本方法概述27-28
• 3.4.2 常用可逆逻辑门的Verilog描述28-30
• 3.5 本章小结30-31
• 第四章 基于Verilog的16位可逆ALU设计31-47
• 4.1 设计思路31-32
• 4.2 可逆全加器的设计32-35
• 4.2.1 经典加法器32-33
• 4.2.2 可逆加法器的原理设计33-34
• 4.2.3 利用Verilog描述可逆全加器34-35
• 4.3 16位可逆ALU的原理设计35-37
• 4.3.1 算术运算单元35-36
• 4.3.2 逻辑运算单元36-37
• 4.4 利用Verilog描述16位可逆ALU37-38
• 4.5 仿真与验证38-41
• 4.5.1 算术运算38-39
• 4.5.2 逻辑运算39-41
• 4.6 较复杂16位可逆ALU的设计41-46
• 4.6.1 基于Verilog设计较复杂16位ALU42
• 4.6.2 仿真与验证42-46
• 4.7 本章小结46-47
• 第五章 利用Verilog混合描述方式设计可逆逻辑电路47-52
• 5.1 Verilog混合描述方式47
• 5.2 generate语句的用法47-49
• 5.3 基于混合描述方式的可逆全加器设计49-51
• 5.4 本章小结51-52
• 第六章 总结与展望52-54
• 6.1 全文总结52
• 6.2 展望52-54
• 参考文献54-57
• 攻读学位期间的研究成果57-58
• 致谢58-59
• 附件 1：16位可逆ALU的Verilog代码59-62
• 附录 2：16位较复杂可逆ALU的Verilog代码62-67
• 附录 3：混合描述方式设计可逆全加器的Verilog代码67-68

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