SOI像素探测器结构设计与特性研究

发布时间：2020-07-06 13:38

【摘要】：单片集成绝缘层上硅(Silicon-On-Insulator,SOI)有源像素探测器是近几年快速发展的一种新型硅基探测器。SOI像素探测器有许多优势,不需要凸点键合(Bump Bonding)工艺,高速高集成度,较小像素尺寸,低功耗,较小寄生电容(~10fF),使得低噪声和高增益有可能实现,较好的单粒子效应,消除了闩锁效应,也能很好的扩展3D集成技术等等。SOI像素探测器的传感层和电路直接集成在单个芯片上。传感层可以实现全耗尽从而得到最好的探测效率,电路层采用CMOS标准工艺从而得到最好的电路性能。因此,SOI像素探测器成为单片集成探测器的研究热点。本论文主要研究了SOI像素探测器的三个热点问题:一、有效屏蔽问题,该问题包括两种:一是背栅效应问题,二是传感层与电路层之间串扰问题;二、电荷收集和转换增益;三、总剂量效应抑制。通过采用降低全耗尽电压和背栅嵌位方式来抑制背栅效应,采用电场屏蔽原理来抑制传感层与电路层之间的串扰。通过对影响电荷收集效率因素的研究分析,调节耗尽区电场,屏蔽电路对传感层的影响等来提高电荷收集能力。通过减小电荷收集阱尺寸,降低电荷收集端电容,实现高转换增益。采用电荷补偿原理,实现辐射加固设计。通过相关理论研究及仿真分析,对论文的主要工作归纳如下:1.SOI像素探测器传感层与电路层之间的屏蔽性能研究从SOI像素探测器结构模型出发,给出了背栅效应中阈值电压与背栅偏压关系的模型,以及传感层和电路层之间串扰的分析模型。针对背栅效应,提出了一种采用交替PN结作为衬底传感层的像素结构(ASV-SOI)。通过采用降低像素全耗尽电压的方式来抑制背栅效应。ASV-SOI像素在较低衬底偏置电压下实现衬底全耗尽,降低SOI像素埋氧层BOX下方的电势和电场,也就是降低背栅电压。并对其进行数学建模分析和仿真验证。针对电路层与传感层之间串扰,提出了一种多阱多PN结的像素结构(PAPT-SOI)。通过背栅嵌位方式来抑制背栅效应,采用电场屏蔽原理来降低传感层与电路层之间的串扰。PAPT-SOI像素将传统结构的电荷收集与屏蔽功能分离开,进行优化设计,以实现良好的屏蔽性能。此外,通过采用深埋p阱结构,使像素拥有足够的耐压来实现衬底的全耗尽条件。2.SOI像素探测器电荷收集与转换增益研究给出电荷收集和转换增益模型。针对传统SOI像素结构电荷收集与转换增益折中问题,提出了一种采用两个P阱的像素结构(SDW-SOI)。SDW-SOI所使用两个P阱中大的一个P阱用于收集电荷,而较小的P阱用于探测电荷。通过这种方式来保持衬底传感层中宽阔的电荷收集区域和电场的均匀分布,同时提高转换增益,且提高幅度与两阱的尺寸相关。此外,还对PAPT-SOI像素的电荷收集和转换增益性能进行研究分析。PAPT-SOI像素通过减小电荷收集端尺寸,降低电荷收集端电容的方式来提高转换增益。通过对多种因素的分析,以及对比其他结构来研究PAPT-SOI像素电荷收集以及转换增益的关键影响因素。3.SOI像素探测器总剂量(TID)辐射效应及辐射加固研究给出了TID辐射效应的原理以及分析模型。根据模型分析,提出了一种抗TID辐射效应的像素结构(NAPT-SOI)。该结构通过电荷补偿方式实现辐射加固设计。通过对NAPT-SOI像素中BNW偏置可控负电压,来抑制电路层晶体管受TID辐射的影响,实现对SOI像素电路的辐射加固,并与DSOI像素结构进行对比分析。NAPT-SOI不需要采用双SOI晶圆,且抑制TID辐射效应时,不影响电荷收集效率。此外,NAPT-SOI采用电场屏蔽原理,实现传感层与电路层之间的有效屏蔽。在NAPT-SOI像素基础上,提出了结构更加简单的IAPT-SOI像素结构,通过减少一层深阱掺杂,降低结构实现难度。IAPT-SOI实现了BNW和BPW之间更高的耐压。通过给BPW设置较高偏压,来实现较高的耐压,较大的横向电场,以及较大的抑制TID辐射效应所需的负压范围。
【学位授予单位】：哈尔滨工程大学
【学位级别】：博士
【学位授予年份】：2018
【分类号】：TN302
【图文】：

示意图,像素探测器,示意图

图 1.1 给出了 SOI 像素探测器的结构示意图。SOI 像素探测器的传感部分和电路层部分直接集成在单个芯片上，整个厚的 SOI 高阻衬底作为像素传感部分，而电路层部分在薄的低阻 SOI 顶层硅上，中间被埋氧层（BOX）隔离开[24, 25]。衬底层需要通过掺杂形成 PN 结、电荷收集电极和反向偏压电极，衬底中的电荷收集电极需要穿透埋氧层连接到电路层的金属上。SOI 顶层硅电路层中，晶体管之间由绝缘氧化层完全隔离。SOI像素探测器的主要特点归纳如下[22, 25]：(1) 不需要凸点键合(Bump Bonding)组装工艺。消除了传感部分和电路层部分之间的金属障碍，从而改善了多次散射。有利于实现更小的像素尺寸。(2) 可实现非常小的敏感节点电容(10fF 左右)。有利于实现高转换增益和低噪声。(3) 可采用标准的半导体工艺技术。有利于提高可靠性和降低成本。(4) 对于全耗尽型 SOI 像素探测器，电路层非常薄(40nm 左右)，对单粒子辐射导致的软故障有很高的免疫。消除了闩锁效应。(5) 宽的温度工作范围。可达 4K-600K。(6) 适合扩展 3D 集成的技术[23, 26]，从而进一步提高集成度。

示意图,示意图,热平衡状态,耗尽区

哈尔滨工程大学博士学位论文一侧失去空穴而留下不能移动的负离子，N 区一侧失去电子而留下不能移动的正离域内，多数载流子已扩散到对方并复合掉，也即形成了耗尽层。导带和价带是连续的，且在热平衡条件下，整个 PN 结的费米能级是一致的。耗的自由电子的扩散运动和内电场导致的漂移运动达到平衡时，PN 结处于热平衡状态尽区的宽度依赖于 PN 各自区域的浓度，且成反比，浓度越大，耗尽区宽度越窄。两侧浓度不相同，则耗尽区会向低掺杂的一侧扩展。图 2.2 给出了热平衡状态下， PN 结的空间电荷，电场以及电势分布示意图。

突变结,灵敏区,耗尽层

12（a）耗尽层电荷分布（b）电场分布（c）电势分布图 2.2 PN 突变结Fig. 2.2 Abrubt PN junction2.1.2 PN 结耗尽层厚度SOI 像素探测器为了获得最大的灵敏区域，实现最高的探测效率，灵敏区通常需要工作在全耗尽条件下。探测器耗尽区的厚度可以依据泊松方程来计算。假设 PN 结为突

【相似文献】