基于RNS的数字滤波器的FPGA设计与实现

发布时间：2020-07-09 16:43

【摘要】：随着现代通信技术的飞速发展,作为数字信号处理(Digital Signal Processing,DSP)基本组成单元的有限脉冲响应(Finite Impulse Response,FIR)滤波器,因其易于实现、稳定和线性相位等特性,从而被广泛应用于语音及图像处理、降噪、脉冲形成等多个DSP领域中。然而,在当今超高速信息流的背景下,传统二进制补码系统(Traditional two's Complement System,TCS)下的FIR滤波器已经难以实现对实时性和高精度的双重要求。延时是影响滤波器速度的一个非常重要的参数。作为一个乘加密集型的器件,二进制加法器和乘法器的性能受进位链传播延时的影响。因此,努力降低进位链传播延时,提高算术单元的运算效率一直以来是人们研究的重点。余数系统(Residue Number System,RNS)作为一种无权系统,具有天然的并行性及容错性强等特点,成为高性能FIR滤波器设计的一种新选择。本文针对位宽较大的输入,以{2~n-1,2~n,2~n(10)1,2~(n-1)-1,2~(n(10)1)-1}为余数基,在RNS的基础上设计了一个高阶FIR低通滤波器及双正交小波滤波器组。为了提升滤波器的运算速度,本文对并行前缀结构的模加法器进行了研究,并给出了一个基于三位前缀运算单元的模2~n-1加法器结构。该结构可同时计算三个前缀运算对,相较于普通并行前缀模2~n-1加法器减少了一个前缀运算级。此外,这种模2~n-1加法器不仅获得了更好的速度,其计算结果还具有0的唯一表示。本文利用进位保留加法器(Carry Save Adder,CSA)树结构的纯组合逻辑电路,实现了二进制数到余数的转换。相较于一般抽头中乘法器级联加法器的结构,本文所设计的滤波器在抽头中将累加运算合并到乘法器的部分积求和中,从而用一个全加器替代了模加法器的使用,使得电路运算时间进一步减少。此外,通过对CSA计算的中间结果取模,避免了加法运算引起的位宽增加,从而降低了整个运算的复杂度。本文在FPGA上实现了一个基于RNS的高阶FIR低通滤波器。该滤波器的输入经过前向转换器由二进制转换为余数表示形式,并在多个并行的通道中独立完成运算,最后经过后向转换器将余数形式的输出转换为一般二进制形式。软件仿真与硬件测试结果表明,该RNS FIR低通滤波器能够较好地实现对高频信号的滤波功能。利用软件进行综合,可得到该滤波器的最大工作频率为341.30 MHz,功耗为2469 mw。通过对表征电路性能的优值进行比较,本文所实现的基于RNS的FIR低通滤波器具有更好的性能。此外,为进一步探讨RNS对数字滤波器运算速度、功耗方面的影响,本文在FIR滤波器的基础上,实现了一个基于RNS的双正交小波滤波器组。该小波滤波器组的滤波子通道由两个高通FIR滤波器和两个低通FIR滤波器构成。通过软件仿真与硬件测试,该滤波器组能够正确实现对噪声信号的过滤。通过综合、编译后,可得到RNS双正交小波滤波器组的最大工作频率为391.42 MHz,功耗为805mw。通过对优值的比较,本文所实现的基于RNS的滤波器组获得了较其他设计更优的性能。
【学位授予单位】：重庆邮电大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN713.7
【图文】：

前缀树,运算图,进位信号,进位

文第3章 Ri:0G ，即第 i 位的进位i1C 。据上一阶段所得到的进位信号i1C 与多种结构，例如 Sklansky，Brent-K前缀树结构进行介绍。运算图。一个四位的前缀运算图如图

加法器,前缀,扇出

学硕士学位论文第3章 RNS的定义及余sky 加法器的构造简单，在延时和布线面积方面具有明显优势位宽的增加，其最大扇出也越来越大，导致运算速度的降低。ent-Kung 加法器ent-Kung 加法器结构中，其前缀运算的最大扇出为 2，具有较中。一个 16 位 Brent-Kung 加法器前缀结构如图 3.3 所示。

结构图,加法器,前缀,结构图

图 3.3 16 位 Brent-Kung 加法器前缀结构ge-Stone 加法器-Stone 加法器引入了较多的前缀运算，从而缓解了计算步骤，其前缀运算结构如图 3.4 所示。

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