双向PCI-PCIe桥接电路的验证

发布时间：2020-07-12 15:30

【摘要】：计算机速度不断提高的今天,显卡、内存、CPU等组成部分性能飞速发展,总线成为计算机系统的性能瓶颈。随着电路集成度的不断提高,芯片设计规模的日益扩大,工艺环节的逐渐增加,芯片的研发周期却在缩短,传统的验证手段由于效率低下、可移植性差等因素很难满足现阶段的研发需求,如何保证芯片的有效性和可靠性变得越来越重要。因此,对越来越复杂的芯片验证,选择合适的验证方法以及功能完善、性能强大的验证平台显得越发重要。本文以PCIe-PCI总线的桥芯片为研究对象,实现了一种能够将PCI设备、PCIe设备数据快速交换的总线结构,具有很高的通信速度和较低的功耗。本文以设计方案为背景,以PCIe、PCI接口协议为切入点,全面地研究了验证内容。充分理解待测设计的结构和功能,全面提取了需要验证的功能点。针对待测电路结构复杂、功能点多的特点,选用成熟厂商的PCIe VIP和PCI IP核,并根据待验证的芯片特性对VIP进行了修改,使两者的功能完全满足芯片的需要,最后运用SystemVerilog语言和UVM验证方法学对其进行封装并搭建验证平台,增强芯片的开发效率和开发周期,并使得平台具有较高的可移植性。在验证阶段,选择SystemVerilog编写测试用例,调用Synopsys和Xilinx公司提供的VIP作为验证激励源,采用直接测试为主、随机测试为辅的验证方法进行VCS仿真验证;运用Verdi直接观察验证结果。在验证后期,对相关功能点以及覆盖率进行了详细的分析和说明,并根据覆盖率的结果进一步修改或增加测试用例,查漏补缺,力求最大程度实现验证的全面性和可靠性,确保芯片在逻辑和功能上的正确性。最后通过对仿真结果观察和以及覆盖率报告分析,该验证代码覆盖率超过90%,功能覆盖率达到100%,满足设计和验证方案的需求。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN40
【图文】：

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最后一次传输(具体表现是此时IRDY#无效)，故 FRAME#不能撤销，只有在时钟8 处IRDY#变为有效后 FRALME#信号才撤销。图3.3 读操作时序图 3.4 是总线上的写操作时序图。它与读操作基本一致。值得注意：在最后一个数据期，当 IRDY#发出时，FRAME#才能撤销时。主设备在第 5 个时钟周期撤销了IRDY#信号，此时数据将延迟发送，但字节使能信号不受等待周期的影响将会正常发

时序图,写操作,时序

[24]。图3.4 写操作时序3.2.2 PCIe 协议PCIe 是高性能串行接口。PCIe 利用了点到点互联、基于交换的技术和打包协议，并且还提供电源管理、热插拔、数据完整性和错误处理机制等功能。PCIe 采用了与PCI、PCI-X 兼容的使用模型和读写通信模型。其存储器、IO 和配置地址空间和 PCI、PCI-X 的地址空间兼容。由于地址空间模型没有变化，所以现有的操作系统和驱动软件无需修改就可以在 PCIe 设备上运行。(1) PCIe 协议分层结构PCIe 体系结构采用封包分层协议结构，不需在主串连接上加入任何边频信号，协议中允许两个不同的功能区之间进行隔离，一个层内的数据传输和其它层无关，有利于跨平台应用。PCIe 的体系结构兼容 PCI 地址结构模式，所有已有应用和驱动程序均不需作任何修改即可应用到新总线系统中。PCIe 配置使用标准的 PCI 即插即用规格标准。PCIe 体系结构分为 4 层，从下到上依次为物理层、数据链路层、处理层和软件层。从一个设备传输数据到另一个设备时，每个设备都被看作是一个协议堆栈。数据传送从处理层发起

连续字,事务

即 FirstDWBE 必须为 1000b、1100b、1110b、1111b 之一，LastDWBE 必须为 0001b、0011b、0111b、1111b 之一。图4.7 连续字节使能的存储写事务验证表明，X 芯片相关行为符合 PCIe 协议描述。只有一种情况存在争议：当发送两个双字时两个字节使能均为0000b。这种情况不符合协议要求，但 X 芯片进行了正常转发。数据长度测试

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