中频信号回放模块硬件电路设计

发布时间：2020-07-14 02:21

【摘要】：信号回放模块作用是将采集或者模拟产生的数据提取、重现的过程,多被运用雷达系统或者测量系统。与信号回放相对应的是数据采集系统,而现在采集系统的采样率和存储深度可以做到很高的指标,迫使信号回放系统必须具备更高的回放速率和更长的可持续回放时间。由于高速DAC的飞速发展,回放速率理论可以做到GHz级别,但是,由于硬件模块可以缓存的数据容量非常有限以及工控机总线下发数据带宽有限制,那么必然导致可以持续回放波形的时间很短。因此,为了提升信号回放时间,海量数据可持续回放研究成为了热点以及难点。信号可持续回放首先要求高带宽的通讯总线,PCIe协议经过多年的发展,已经推出了第三个版本,被广泛运用于各种高速通讯场合。高回放速率对DAC的数据接口提出了更高的要求,JESD204B接口的传输速度快,数据管脚少,已逐渐取代LVDS接口,被广泛应用于高速DAC。基于以上情况,本文对高速信号可持续回放进行研究并设计一种海量数据可持续回放模块硬件电路,具体工作内容如下:1、回放模块电路设计。波形回放系统旨在精确的展示原波形的所有细节,要求对所有波形数据点逐次回放,故确定基于直接数字波形合成(DDWS)技术搭建回放系统硬件平台。通过回放速率和分辨率指标计算数据传输带宽,对比高速接口实现方案,最终通过采用“PCIe+FPGA+DAC”的结构实现硬件设计。然后,根据主要指标,进行了需求分析。研究传统的波形回放板卡回放时间不足的原因,提出了用FPGA实现数据缓存,实现海量数据可持续回放的方案。并且,确认选用JESD204B接口DAC,简要介绍了该接口,并根据JESD204B系统的时钟要求确定了低抖动时钟产生方案。在实际应用中进行具体设计,完成系统的硬件电路设计。2、FPGA逻辑设计。进行FPGA逻辑编写,实现FPGA与上位机进行通信,上位机通过PCIe总线向FPGA发送波形数据和波形回放命令等。将PCIe DMA的AXI4接口数据进行宽度和时钟转换后进行格式映射,送给DAC发送端,同时完成JESD204B发送端代码设计以及板级芯片逻辑配置。3、测试与验证。搭建了用于测试本设计的软件和硬件测试平台,对主要的功能和指标通过不同的方式进行了测试,主要包括海量数据发送的正确性、连续性测试以及最终输出模拟信号质量的测试。通过对测试结果的分析,验证了本文可持续回放方案的合理性、可行性。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN911.2;TN702
【图文】：

波形,中断响应,实时系统

机制为本项目连续回放指标的实现提供了解决方案。内部第一级缓存 FIFO 接收到上位机的波形数据，回放形数据速率远大于实际波形回放速率，即 FIFO 的数据O 就会被填满。这时候，若 FIFO 与上位机的高速总线FIFO 的接收端在 FIFO 快满时自动将 tready 信号拉低，位机内存读取数据，而当 FIFO 有空余容量时，tready硬件通过快空、快满或阈值信号来给上位机单独发送状到的中断上传问题。那么，接下来需要解决的问题是第一者希望它容量越大越好，以给上位机充足的时间响应中FPGA 毕竟容量有限。FIFO 的容量若过小，在上位机还次数据下发时 FIFO 被读空，那么这一次回放是失败的就是两次数据发送间隔决定了 FIFO 的最小深度。证数据高速稳定传输，数据回放系统软件控制ai 双内核实时操作系统在服务器上搭建软件控制环境，的响应速度。文献[27]中对这个高性能操作系统的中断图可知该系统对中断响应的时间平均只需要4 sec，峰

资源图

该模块决定了下发的数据能否连续稳定的送给数模转换器。由上文分析，根据上位机响应中断速度计算我们得出理论上只需要 32Kb 的缓存 FIFO 即可保证数据的连续不中断下发。但是由于服务器及板卡实际工作存在随机误差，经过测试 DMA 传输单元为 1Mbyte 时，系统工作最为稳定。故需要 8Mbit 的 BRAM 资源用于搭建数据缓存 FIFO，并且，为了逻辑调试与最终测试，还要预留出大约 20%的 BRAM资源去支持在线逻辑分析仪的搭建。5)普通 I/O 接口个数。FPGA 作为板级的主控芯片，与硬件板卡上众多芯片有通讯联系，如时钟芯片、三极管、继电器等，故需要足够数量的普通 IO 接口，并且电平标准要支持各种芯片的要求。综上所述，本回放系统对 FPGA 资源的需求如下表：表 3-1 FPGA 资源最大需求表是否具有 PCIe 硬核是否具有 JESD 硬核 GT 通道数 RAM 数 GT 速率是是 9 223 5GT/SXilinx 的 kintex7 系列的资源分配如图 3-1 所示：

时钟电路,数据接口,系统链,回放系统

图 3-2AD9144 功能框图在本设计中，可通过 DAC 的 SPI 接口对寄存器 0x308~0x30B 进行数据与通的分配，这为 FPGA 与 DAC 之间数据传输路径的 PCB 设计带来了极大的方便管如此，其他数据接口的要求在进行电路设计时也需要考虑，比如通道间的路度差在 12.5mm 内进行匹配、必须使用 100nF 电容进行数据接口的交流耦合容封装尺寸尽量与线宽相同等。.2 低抖动时钟电路设计在高速 D/A 回放系统中，由于数据传输速率的飞速增加以及 DAC 更新速率提高，高分辨率的 DAC 需要更为稳定的时钟电路驱动，以往低质量的时钟解案往往不能满足要求。在第二章的分析中，得出 JESD204B 系统对于时钟有着的要求，我们采用 DDS 激励双级联锁相环的方案实现本系统时钟电路。但DS 因其本身的的特性，具有较大的相位噪声和杂散，激励锁相环倍频后这种会恶化。会影响 DAC 的输出质量，严重的话甚至会导致 JESD204B 系统链路

【参考文献】