纳米CMOS集成电路多节点翻转加固锁存器设计研究
发布时间：2020-07-16 11:37
【摘要】：随着半导体工艺尺寸进入纳米尺度,器件之间的距离的减小,时钟频率不断增高,电路节点电容减小,关键电荷变小,导致电路节点之间的电荷共享效应愈加严重。集成电路器件处在辐射等敏感环境中时,易受到粒子轰击产生单粒子效应,使得电路的逻辑值发生翻转,影响电路的可靠性。由于电荷共享效应的影响,粒子轰击易导致电路多个节点同时发生翻转,原先的关于单节点翻转的加固方案已经不能满足特殊环境集成电路可靠性的需要。为了提高电路的可靠性,需要针对单粒子效应引起的多节点翻转的问题进行加固研究。本文详细分析了单粒子效应的相关基础知识以及解决单粒子效应的加固技术,在此基础上,提出了两种针对单粒子效应引起的多节点翻转的加固设计。本文详细介绍了单粒子效应的相关基础知识,包括相关概念以及产生机理研究。分析了电荷共享效应的产生机理,随后详细介绍了针对单粒子效应的若干建模和仿真方法。为了解决由单粒子效应所导致的电路可靠性问题,需要对相应的电路进行抗辐射加固设计。本文阐述了目前针对SRAM电路、锁存器和组合逻辑电路的几种电路级加固方案。针对之前锁存器加固方案存在的不足,如开销过大和高阻态问题,不能完全容忍双节点翻转等,本文提出了两种抗辐射加固锁存器MNUTL锁存器和HLDRL锁存器。MNUTL锁存器是基于双模冗余机制的抗辐射加固锁存器,它的两路基本单元为从DICE基础上演变而来的抗辐射加固单元,该单元可以容忍几乎全部的双节点翻转。通过在两个单元的输出端接C单元,阻塞产生的软错误,可以保证该锁存器可以实现单节点翻转自恢复和完全容忍双节点翻转,具有较高的鲁棒性和较小的功耗开销。HLDRL锁存器由18个异构输入反相器组成,当受到单粒子效应影响时,可以实现单节点翻转和双节点翻转的完全自恢复。相比较单节点翻转加固锁存器,该锁存器具有更好的鲁棒性,而对于双节点翻转加固锁存器,该锁存器具有较小的延迟和功耗开销,且不存在高阻态问题,可以被应用于钟控技术电路中。详细的HSPICE仿真实验,验证了该锁存器的容错能力,包括针对高阻态不敏感的问题。通过对比其他加固锁存器,HLDRL锁存器也具有较小的延迟和功耗开销。
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN402
【图文】：
合肥工业大学专业硕士研究生学位论文（Single Event Gate Rupture, SEGR）等；另外一类是软错误，指，主要包括电路存储的逻辑状态位的翻转，电路本身并没有出，如单粒子翻转（Single Event Upset, SEU）和单粒子瞬态（Sit, SET）等。软错误的研究在上个世纪 70 年代就已经开始。1975 年，一艘宇出现故障[9]。1978 年，Intel 公司在 2107 系列 16Kb DRAM 中第环境下 α 粒子引发的软错误[10]。1993 年，在一个商用航天器上子导致的软错误[11]。2002 年至 2009 年，在对 Alsat 卫星的持续 了 总 数 约 247595 个 软 错 误 ， 如 图 1.1 所 示 ， SEU 的7SEU/bit/day[12]。软错误正在成为航天器中集成电路失效的主要原效机理的研究，以及针对软错误的加固技术也成为航天器研究
响将越来越显著，主要表现在以下两个方面：降低的逻辑节点收集的电荷量超过一定的阈值时，所存称之为临界电荷。临界电荷的公式可以近似估算为寸缩减，使得电路的节点电容降低，同时也使 VDD荷的降低[17-18]。由电荷共享引起的多个节点收集较点发生翻转。Qcrit=VDD×Cnode（Multiple Node Upsets, MNU）概率不断增加3 所示，随着工艺尺寸的缩减，单粒子效应影响的个，粒子轰击所产生的电荷就会被多个节点收集，路的 MNU 问题正成为影响电路可靠性的重要问题抗辐射加固设计已经不能满足电路加固的需要，现电路以提高电路的可靠性。
图 1.3 不同工艺尺寸下重离子轰击影响范围比较Fig 1.3 The difference of heavy ion bombardment in different CMOS process sizes 抗辐射加固技术的国内外研究现状.1 系统级加固系统级加固技术主要是通过冗余的方法以提高容错性能[20]。在逻辑电路最为常用的加固方法就是三模冗余（Triple Module Redundancy, TMR）架构1.4 所示。TMR 一般应用在一些 FPGA 加固设计中，核心思想就是通过冗错误信息对整个电路的影响[21-22]。TMR 是由 3 个相同的工作模块和一个成，3 个工作模块的输入是相同的，3 个工作模块的输出作为表决器的输器的表决原则为“三中取二”。当这 3 个模块中有一路信息产生错误，通的表决，电路将输出正确的逻辑值，屏蔽内部所产生的错误。组合逻辑组合逻辑表决器INPUTPAD1OUTPUTPAD1
本文编号：2757954
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN402
【图文】：
合肥工业大学专业硕士研究生学位论文（Single Event Gate Rupture, SEGR）等；另外一类是软错误，指，主要包括电路存储的逻辑状态位的翻转，电路本身并没有出，如单粒子翻转（Single Event Upset, SEU）和单粒子瞬态（Sit, SET）等。软错误的研究在上个世纪 70 年代就已经开始。1975 年，一艘宇出现故障[9]。1978 年，Intel 公司在 2107 系列 16Kb DRAM 中第环境下 α 粒子引发的软错误[10]。1993 年，在一个商用航天器上子导致的软错误[11]。2002 年至 2009 年，在对 Alsat 卫星的持续 了 总 数 约 247595 个 软 错 误 ， 如 图 1.1 所 示 ， SEU 的7SEU/bit/day[12]。软错误正在成为航天器中集成电路失效的主要原效机理的研究，以及针对软错误的加固技术也成为航天器研究
响将越来越显著，主要表现在以下两个方面：降低的逻辑节点收集的电荷量超过一定的阈值时，所存称之为临界电荷。临界电荷的公式可以近似估算为寸缩减，使得电路的节点电容降低，同时也使 VDD荷的降低[17-18]。由电荷共享引起的多个节点收集较点发生翻转。Qcrit=VDD×Cnode（Multiple Node Upsets, MNU）概率不断增加3 所示，随着工艺尺寸的缩减，单粒子效应影响的个，粒子轰击所产生的电荷就会被多个节点收集，路的 MNU 问题正成为影响电路可靠性的重要问题抗辐射加固设计已经不能满足电路加固的需要，现电路以提高电路的可靠性。
图 1.3 不同工艺尺寸下重离子轰击影响范围比较Fig 1.3 The difference of heavy ion bombardment in different CMOS process sizes 抗辐射加固技术的国内外研究现状.1 系统级加固系统级加固技术主要是通过冗余的方法以提高容错性能[20]。在逻辑电路最为常用的加固方法就是三模冗余（Triple Module Redundancy, TMR）架构1.4 所示。TMR 一般应用在一些 FPGA 加固设计中，核心思想就是通过冗错误信息对整个电路的影响[21-22]。TMR 是由 3 个相同的工作模块和一个成，3 个工作模块的输入是相同的，3 个工作模块的输出作为表决器的输器的表决原则为“三中取二”。当这 3 个模块中有一路信息产生错误，通的表决，电路将输出正确的逻辑值，屏蔽内部所产生的错误。组合逻辑组合逻辑表决器INPUTPAD1OUTPUTPAD1
【参考文献】
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3 刘凡宇;90纳米CMOS工艺下单粒子效应引起的电荷共享研究[D];国防科学技术大学;2010年
本文编号：2757954
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