基于FPGA的视频监控核心技术研发
【学位授予单位】:天津工业大学
【学位级别】:硕士
【学位授予年份】:2019
【分类号】:TN948.6;TN791
【图文】:
本章主要从双通道视频采集及预处理系统的设计方案展开,包括系统的总体逡逑设计架构、各子模块的设计方案以及具体功能介绍。采用Xilinx公司的逡逑FPGA(XC7K325TFFG900-2)作为核心器件,各子模块调试验证完成后移植到逡逑Altera公司Cyclone系列的FPGA处理器,搭建功能高度集成且具有灵活性的逡逑可移植片上系统。逡逑2.1系统总体设计架构逡逑本文主要完成了基于FPGA的双通道视频采集及预处理系统的整体框架设逡逑计,并着重阐述各模块的实现过程,通过Modelsim以及Vivado内部的逻辑分析逡逑仪验证系统的功能性。实现了系统中涉及的各个子模块,包括摄像头采集模块、逡逑HDMI发送端以及接受端控制模块、DDR3邋SDRAM高速缓存模块、预处理模块逡逑以及千兆以太网传输模块。中央处理器采用FPGA及Verilog邋HDL(Hardware逡逑Description邋Language)硬件描述语言完成各种接口时序控制以及内部协议转换。逡逑
证开发成本以及功能的前提下,本课题采用海力士生产的DDR3邋SDRAM缓存芯逡逑片,在FPGA内部设计驱动电路实现DDR3邋SDRAM芯片的读写控制。整体模块逡逑架构如图2-3所示,主要包括:用户端写控制模块、用户端读控制模块、读写仲逡逑裁模块、异步FIFO缓存模块、IP核写时序控制模块以及IP核读时序控制模块。逡逑IP核写控制:DDR3邋SDRAM控制器IP核预留了两组总线,其中一组可以逡逑直接绑定到DDR3邋SDRAM芯片端门,另外一组端n留给用户端使用,该模块的逡逑主要作用是按照IP核接收数据的时序实现写控制、对应的波形图以及Verilog逡逑HDL代码的实现。逡逑IP核读控制:该模块的主要作用是按照IP核读操作时序实现读控制、对应逡逑波形图以及VerilogHDL代码的实现。逡逑仲裁模块:该模块的主要作用是控制读写信号产生的先后顺序。假设读写启逡逑动信号同时产生,将会造成地址线以及使能信号同时有效的情况,因此应避免读逡逑写启动信号同时产生。逡逑异步FIFO缓存模块:该模块的主要作用是将不能及时执行的数据及命令进逡逑行缓存,可以根据需求控制外围FIFO接口的数量,当本次操作结束后,可以从逡逑异步FIFO中读取下一次需要执行的命令以及数据,这样可以防止数据和命令的逡逑丢失。逡逑9逡逑
图2-3邋DDR3邋SDRAM读写控制器整体功能架构图逡逑2-3邋Overall邋functional邋architecture邋diagram邋of邋DDR3邋SDRAM邋read/write邋c户写控制模块:该模块的主要作用是在己经设计完成的DDR3邋S上实现写操作以及双通道数据写地址分配。逡逑读控制模块:该模块的主要作用是在己经设计完成的DDR3邋S上实现读操作以及双通道数据读地址分配。逡逑理模块设计方案逡逑图2*4所示,为提高视频图像的显示质量和效果,传输至上部设计图像预处理基本算法模块,重点介绍图像预处理常用现过程以及代码设计,包括图像灰度转换、图像去噪、Alpha像缩放模块。逡逑灰度转换:该模块的主要作用是减少彩色图像的数据量,提。逡逑
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