基于ZynqAPSoC的AXI-PCI主桥设计与实现

发布时间：2020-07-21 14:29

【摘要】：Xilinx推出的Zynq全可编程平台,包含了以硬核处理器为核心的处理器系统与可编程逻辑两大部分,二者通过内部高速互连总线进行互联。这样的结构使得整个芯片在性能、功耗、成本、灵活性、可扩展性等方面表现出突出的优势,为嵌入式的发展提供了有力的支援。PCI(Peripheral Component Interconnect)总线,历经多年的发展完善,凭借其高性能和稳定性,在计算机领域得到了广泛的应用。本文希望在Zynq平台上实现主机与PCI子卡的相互通信。本文的内容主要分为三部分:第一部分是对背景知识研究介绍。对论文中所涉及到的AXI(Advanced eXtensible Interface)、PCI、PLB(Processor Local Bus)三种总线协议的特点、信号含义和总线常见事务类型的时序以及项目所采用的Zynq-7000平台的组成结构、特点等方面进行了深入研究。第二部分是对项目中核心设计部分的介绍。为了实现主机与PCI子卡的相互通信,需要PCI主桥的支持。在深入研究了国内外相关资料的基础上,本文最终确定了采用IP(Intellectual property)复用的技术方式,通过AXI-PLB接口转换模块和PLB-PCI主桥IP,来实现主桥功能,对AXI总线与PCI总线进行分割与管理。这种设计方式不但降低了设计难度,增强了设计的稳定性和可靠性,且AXI-PLB接口转换模块的实现,也利于将其它基于PowerPC的IP移植到ARM平台上,有很好的复用价值。AXI-PLB接口转换模块基于状态机控制,实现了对AXI和PLB两种总线上事务进程的匹配与转换,文中对状态机的跳转情况以及跳转条件进行了详细说明。除此之外,对设计中使用的PLB-PCI主桥IP的功能、结构特点等方面进行了深入研究。最后搭建验证平台对整个AXI-PCI主桥逻辑进行仿真验证。第三部分是对基于Zynq-ZC706系统构建的介绍,包括硬件平台构建和软件平台构建两部分。硬件平台的构建主要包括硬件平台工程的建立、地址分配、IP复用、综合、时序收敛、实现等过程。软件平台的构建主要包括裸机程序的开发和调试等。本文通过插入ILA核(Internal Logic Analyzer)的方式对裸机程序进行了调试,并对调试结果进行了详细的分析,最终论证了设计的正确性,为基于Zynq与PCI接口的设计提供了一种切实可行的解决方案。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN402
【图文】：

总线,信号,硕士学位论文,通道结构

西安电子科技大学硕士学位论文据或者控制信号有效。Ready 信号来自于目的端，该信号有效表明目的端可以接受通道中的信号。只有当两个信号都有效时，才会发生数据的交换。这些通道结构上相互独立，但在时间上又有一定的相互联系。图 2.1 展示了一个 4 字传输的读 burst 事务。

写地址,起始地址,总线,控制信息

但在时间上又有一定的相互联系。图 2.1 展示了一个 4 字传输的读 burst 事务。图2.1 AXI 总线读 Burst 事务时序当地址通道上存在有效的地址时，数据传输将在读数据通道上发生。当总线上的读数据有效时，从机驱动 Valid 信号至高电平。对于 busrt 的最后一个数据传输，从设备驱动 RLAST 信号有效来指示最后一个数据项正在传输。图 2.2 所示为一个写事务。

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图2.4 PLB 总线单拍读操作时序PLB 单拍写操作时序如图 2.5 所示。从设备驱动 SI_wait 信号有效以告知仲裁前地址有效但是无法锁存。这时，PLB 仲裁器持续驱动这些信号直至从设备驱I_addrAck 有效。从设备通过驱动 SI_wrComp 和 SI_wrDDck 有效来表示此时写数应期已经完成。需要注意的是：写数据需要与请求信号保持同步，并且要一直保写数据响应信号有效。

【参考文献】