二元LDPC码ADMM译码方法研究及FPGA实现
发布时间：2020-07-28 10:59
【摘要】：低密度奇偶校验(Low Density Parity Check,LDPC)码是一种接近香农限的高效线性分组码,被广泛应用在各种通信系统中。由于FPGA具有可编程和高速运行的特点,基于FPGA平台研究LDPC译码器的设计已成为LDPC译码的重要实现手段。线性规划(Linear Programming,LP)译码算法是近年来得到广泛关注的一类新译码方法,相比于传统的置信传播(Belief Propagation,BP)译码算法具有更低的误码平台。本文针对二元LDPC码的LP译码方法,研究了一种基于最小多面体带惩罚函数的交替方向乘子(Alternating Direction Method of Multipliers,ADMM)译码算法。论文的主要内容如下:1、介绍了LDPC码的基本概念和相关基础知识,给出了BP译码算法的基本原理。基于最大似然(Maximum Likelihood,ML)译码算法,讨论了LP译码的松弛方法,给出了Feldman LP译码模型;讨论了ADMM算法的基本原理和迭代框架。2、结合最小多面体模型和ADMM算法,给出了一种基于最小多面体模型和ADMM技术的LP译码算法。该算法通过校验节点度分解技术有效降低了译码模型的复杂度,设计出的译码器不需要调用投影算法,进一步降低了译码器的复杂度,并且算法可以并行执行。结合惩罚函数以及基于最小多面体模型和ADMM技术的LP译码算法,给出了一种基于最小多面体带惩罚的ADMM译码算法,有效提升了算法的译码性能。3、针对基于最小多面体带惩罚函数的ADMM译码算法,提出了一种部分并行结构的LDPC译码器设计方法。充分利用了LP译码模型的内在结构,将复杂的矩阵乘法运算简化成了非零元素之间的加法运算。并根据译码算法中矩阵的结构特点,对信息的存储方式进行优化,节省了存储资源,提高了译码速度。4、在Xilinx Virtex-6 FPGA平台设计了上述基于ADMM算法的LDPC译码器。测试结果表明本文设计的LDPC译码器工作情况良好,可以实现LDPC码的正确译码。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN911.22;TN791
【图文】：
西安电子科技大学硕士学位论文前面的定义相同，start 为输入数据开始信号，dout 为输出的译码结果，dout_start 为译码结果开始输出信号，dout_ena 为 dout 的标记信号，dout_times 为译码迭代次数。p1_done_flag 拉高表示初始化完成，p2_start 拉高表示变量 v 模块开始更新运算，p2_done_flag 拉高表示完成一次变量 的更新运算。p3_start 拉高表示变量 w 和 模块开始更新运算，p3_done_flag 拉高表示完成一次变量w 和 的更新运算。p4_start 拉高表示校验方程计算模块开始工作，p4_done_flag 拉高表示完成一次校验方程的计算。由图 5.2 可见，整个译码过程经过 13 次迭代后，最终译码结果满足校验方程，译码成功并输出译码结果。
52图5.3 LDPC 译码器输出数据仿真图采用与上述 LDPC 译码器相同的译码算法，本文使用串行结构对其进行了 LDPC译码器的实现，通过 Modelsim10.2c 进行功能仿真，得到其每次迭代时间如图 5.4 所示。其中，系统时钟频率为 80MHz。图 5.4 中，p1_done_flag，p2_start，p2_done_flag，p3_start，p3_done_flag，p4_start，p4_done_flag 的定义均与图 5.2 中的定义相同。从图中可以看出，基于 ADMM 算法的串行结构 LDPC 译码器每次迭代时间为 1.07ms（毫秒）。
第五章 LDPC 译码器的验证与性能分析53图5.4 基于 ADMM 算法的串行结构 LDPC 译码器每次迭代时间本文复现了基于对数域 BP 译码算法的串行结构 LDPC 译码器，采用查找表的形式代替 BP 译码算法中的双曲正切函数运算。通过 Modelsim10.2c 进行功能仿真，得到其每次迭代时间如图 5.5 所示。其中，系统时钟频率为 80MHz。图5.5 基于对数域 BP 译码算法的串行结构 LDPC 译码器每次迭代时间图 5.5 中，p1_done_flag 拉高表示初始化完成，p2_start 拉高表示校验节点更新模块开始工作，p2_done_flag 拉高表示校验节点更新模块完成工作，p3_start 拉高表示变量节点更新模块开始工作
本文编号：2772785
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN911.22;TN791
【图文】：
西安电子科技大学硕士学位论文前面的定义相同，start 为输入数据开始信号，dout 为输出的译码结果，dout_start 为译码结果开始输出信号，dout_ena 为 dout 的标记信号，dout_times 为译码迭代次数。p1_done_flag 拉高表示初始化完成，p2_start 拉高表示变量 v 模块开始更新运算，p2_done_flag 拉高表示完成一次变量 的更新运算。p3_start 拉高表示变量 w 和 模块开始更新运算，p3_done_flag 拉高表示完成一次变量w 和 的更新运算。p4_start 拉高表示校验方程计算模块开始工作，p4_done_flag 拉高表示完成一次校验方程的计算。由图 5.2 可见，整个译码过程经过 13 次迭代后，最终译码结果满足校验方程，译码成功并输出译码结果。
52图5.3 LDPC 译码器输出数据仿真图采用与上述 LDPC 译码器相同的译码算法，本文使用串行结构对其进行了 LDPC译码器的实现，通过 Modelsim10.2c 进行功能仿真，得到其每次迭代时间如图 5.4 所示。其中，系统时钟频率为 80MHz。图 5.4 中，p1_done_flag，p2_start，p2_done_flag，p3_start，p3_done_flag，p4_start，p4_done_flag 的定义均与图 5.2 中的定义相同。从图中可以看出，基于 ADMM 算法的串行结构 LDPC 译码器每次迭代时间为 1.07ms（毫秒）。
第五章 LDPC 译码器的验证与性能分析53图5.4 基于 ADMM 算法的串行结构 LDPC 译码器每次迭代时间本文复现了基于对数域 BP 译码算法的串行结构 LDPC 译码器，采用查找表的形式代替 BP 译码算法中的双曲正切函数运算。通过 Modelsim10.2c 进行功能仿真，得到其每次迭代时间如图 5.5 所示。其中，系统时钟频率为 80MHz。图5.5 基于对数域 BP 译码算法的串行结构 LDPC 译码器每次迭代时间图 5.5 中，p1_done_flag 拉高表示初始化完成，p2_start 拉高表示校验节点更新模块开始工作，p2_done_flag 拉高表示校验节点更新模块完成工作，p3_start 拉高表示变量节点更新模块开始工作
【参考文献】
相关期刊论文 前1条
1 苏斌;刘畅;潘志刚;;基于FPGA的高速浮点FFT/IFFT处理器设计与实现[J];中国科学院大学学报;2015年02期
本文编号：2772785
本文链接：https://www.wllwen.com/kejilunwen/dianzigongchenglunwen/2772785.html
