基于改进遗传算法的3D NoC低功耗映射方法研究

发布时间：2020-07-29 23:20

【摘要】：随着纳米技术与超大规模集成电路(Very Large Scale Integration,VLSI)技术的飞速发展,如何将数量众多的IP核集成到单个芯片内将成为片上系统(Systemon-Chip,SoC)的难题。片上网络(Network-on-Chip,NoC)架构的提出,从体系结构上彻底地解决了SoC所面临的这一问题。随着IP核数量的急速增加,2D NoC开始面临着芯片面积、性能、带宽及功耗等一系列的问题。因此,3D NoC的概念被提出。3D NoC将多个具有2D结构的NoC芯片用3D封装的方式封装成一个芯片,芯片之间主要依靠硅通孔技术(Through Silicon Via,TSV)互连。与2D NoC相比,其具有更小的面积,更短的延迟,在系统性能与功耗方面均获得了极大的改善与提升。功耗优化是NoC设计的重要部分,本文以功耗优化为主要目标,针对如何将IP(Intellectual Property)核合理映射到3D NoC的问题,提出了一种改进初始种群的混合模拟退火遗传映射算法。首先,通过对初始种群选取方法进行改进来获取功耗更低的映射方案;其次,针对其选择方式的随机性,提出了一种改进的轮盘赌选择方法,通过对轮盘赌选择的改进,使得选择最优个体的可能性达到最大;最后,针对遗传算法局部最优问题,在遗传算法交叉操作阶段结合模拟退火算法,得到全局最优方案。实验在Windows系统下采用C++语言实现,结果显示,与传统的遗传算法相比,该算法具有较好的收敛性,能快速搜索到较优解,在核数量众多(124个IP核)的情况下,采用改进的模拟退火遗传算法进行映射产生的平均功耗比使用遗传算法时降低了32.0%。
【学位授予单位】：合肥工业大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TP18;TN47
【图文】：

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图 1.1 2015 国际半导体技术路线图Fig 1.1 2015 International Semiconductor Technology Roadmap半导体工艺的进步，VLSI 芯片晶体管密度在不断增加，每个芯管数量越来越多，芯片中核的数目也越来越多，如表格 1.1 所示 ITRS（InternationalTechnologyRoadmapforSemiconductors）对的预测。表 1.1 2015 到 2030 年集成电路芯片发展的趋势[2]ab 1.1 Trends in the development of integrated circuit chips from 2015 to 20Production Year 2015 2017 2019 2021 2024 202RAM metal Minimumraphically define half pitch24 22 18 15 12 9PU metal Minimumraphically define half pitch26 18 12 10 6 6

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图 2.2 3D NoC 结构图Fig 2.2 3D NoC structure diagram构越来越小，依靠减小特征尺寸来不断提升芯而通过在垂直方向堆叠晶体的三维集成技术的的影响，为半导体与微电子技术的可持续发集成技术可以将多层不同的器件堆叠在同一一些基本的电路元件，它不再是简单的平面技术是一种与器件结构和工艺无关的技术，缩小而仍旧保持摩尔定律向前发展，也极有这种技术产生的三维芯片也被视为延续摩尔定

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并且在垂直方向上允许堆叠一些基本的电路元件，它不再是简单的平面互连，其结构如图2.3 所示。三维集成技术是一种与器件结构和工艺无关的技术，它不仅能够不依赖于特征尺寸的不断缩小而仍旧保持摩尔定律向前发展，也极有可能继续支持未来的非 CMOS 技术，这种技术产生的三维芯片也被视为延续摩尔定律的最佳选择[41]。图 2.3 三维芯片封装示意图Fig 2.3 Three-dimensional chip package schematic

【参考文献】