高速四通道时域交织混合结构模数转换器关键技术研究

发布时间：2020-08-02 04:54

【摘要】：通信世界的演化很快,几乎10年就是一个时代,从上世纪90年代的2G,到2010年左右兴起的4G,如今,移动无线网络正向5G通信时代迈进。5G网络要求极高的速率,极大的容量和极低的时延。这些需求给通信领域电子系统中的模数转换器(ADC)提出了更高的要求,即高精度,高速和低功耗。流水线模数转换器(Pipeline ADC)由于其结构特点,可以实现高精度高速ADC,但是由于包含大量运放和比较器,使得其功耗随精度增加而大大增加。逐次逼近型模数转换器(SAR ADC)在能效上已经优于Pipeline ADC,结构简单,能兼容工艺,都是SAR ADC的发展优势。但是由于其原理是基于逐次逼近搜索算法,所以速度受限于比较器的比较速度和比较次数,难以满足目前高速ADC的设计要求。基于以上两种ADC的特点,提出了逐次逼近-流水线混合结构模数转换器(Pipelined SAR ADC)结构。但是Pipelined SAR ADC相比于Pipeline ADC速度有所减低,为了弥补速度问题,拟采用多通道时域交织技术。然而多通道时域交织又会引入通道之间的不匹配等非理想因素,针对通道之间的失调失配和增益失配,本文提出了一种基于伪随机(PN)码的随机化通道校准技术。本文首先简单介绍了Pipelined SAR ADC的基本结构和工作原理,然后重点分析了基于传统运放的增益数模单元(MDAC)电路。在此基础上,本文提出了一种将第一级SAR ADC中的比较器复用为动态运放(RCAMP)结构的新型余差放大电路,有效地减小了整体ADC的功耗,面积和设计复杂度。还重点介绍了一种基于伪随机码(PN)的随机化通道校准技术,在所需四通道时域交织的基础上,额外添加一个通道来实现通道的随机化选择,可以实现通道完全随机化工作,从而消除多通道时域交织产生的失调误差和增益误差,提高整体ADC的无杂散动态范围(SFDR)。最后基于TSMC 65nm 1.2V CMOS工艺,设计了一款12位100MHz Pipelined SAR ADC,整体有效面积为0.17mm~2,总功耗2.12mW。同时,设计了一款12位400MHz时域交织Pipelined SAR ADC,整体版图有效面积为1.05mm~2,总功耗7.16mW。单通道电路后仿仿真结果显示,单通道ADC在100MS/s采样速率,输入信号频率为48.7305MHz,摆幅为2.4V_(PP)时得到输出信号的SFDR为79.3dB,SNDR为66.3dB,有效位数10.71位。搭建测试平台对芯片性能进行评估,采样速率为10MS/s,输入信号频率为奈奎斯特频率下的正弦信号,测得SFDR为70.4dB,SNDR为60.3dB,有效位数能达到9.72bit。采样速率为75MS/s,输入信号频率为奈奎斯特频率下的正弦信号,测得SFDR为57.3dB,SNDR为49.4dB。静态特性方面,DNL限定在-0.79LSB和+0.91LSB之间,INL限定在-1LSB和+0.73LSB之间。四通道时域交织Pipelined SAR ADC仿真结果表明,在采样速率400MS/s,输入信号频率为奈奎斯特频率下的正弦信号时,采用PN码随机化通道校准技术之后,整体ADC的SFDR提高了6.8dB。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN792
【图文】：

压自举开关差分输出信号的FFT频谱图。可以看出，SNDR为84.2dB，SFDR为84.4dB，有效位数 ENOB 为 13.7 位，满足 12 位 100MHz Pipelined SARADC 的设计要求。图4.4 栅压自举开关差分输出频谱图4.2.3 比较器复用为动态运放（RCAMP）电路（1）比较器复用为动态运放（RCAMP）的新型电路实现本次设计采用的RCAMP余差放大电路相比于图3.9中的RCAMP余差放大电路，

1/4V-1/2Vref-1/4VrefΔVin输出量化范围V输入量化范围 2Vrefref000000000001000010 111110111111图4.19 基于比较器/动态运放的 MDAC 传输函数曲线试第一级 SARADC 和比较器复用的动态运放的性能，可以将用理想的 7 位 ADC 模块替代，理想模块可以通过 veriloga 实现 SAR ADC 和比较器复用的动态运放组成的 MDAC 的电路精图 4.20 所示是采样速率 100MHz，输入频率 49.90234375MHz结果频谱图。可以得到 SNDR 为 72.3dB，SFDR 为 78.6dB，真结果表明所设计的基于比较器复用为动态运放的新型 MDAHz Pipelined SAR ADC 的设计要求。

可以看出其他工艺角相比于 TT 下 ADC 的精度有所下降，这是由于设计主要是在工艺角 TT 下进行的，此时 RCAMP 电路的增益最接近 16。图4.21 单通道 ADC 的输出信号频谱图表4.2 单通道 ADC 各工艺角下的性能指标工艺角指标TT SS FF SF FSENOB(bit) 11.6 11.26 11.42 11.35 11.33SNDR(dB) 71.6 69.5 70.57 70.1 70SFDR(dB) 80.5 81.2 79.26 80.1 80.5THD(dB) -78.1 -79.8 -76 -78.3 -78.94.5 版图设计与后仿4.5.1 版图设计本次设计基于 CMOS 65nm 1P9M 1.2V 工艺进行版图布局设计和实现。单通道整体 ADC 核心芯片版图在图 4.22 中给出，面积为 515μm×330μm，即 0.17mm2。图中也标注出来了芯片的主要版图模块的布局，其中芯片的模拟输入信号端口位于芯片的

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本文编号：2778188