应用于高速时间交织ADC的低抖动时钟接收和传送电路设计

发布时间：2020-08-02 17:31

【摘要】：近些年,很多新兴领域例如物联网(IoT)、自动驾驶汽车和人工智能(AI)的快速发展引起了数据中心和电信基础设施带宽需求的快速增长。基于高速模数转换器(ADC)的背板接收器以及相关光纤接收器的发展将会是下一代通信技术的关键。对于这两种技术来说,超高速模数转换器(ADC)的发展是其中一个关键的推动因素。多通道并行工作的时间交织型ADC(Time-Interleaved ADC,TI-ADC)被普遍应用在超高速高精度ADC的解决方案中。而对高速时间交织ADC来说,采样时钟的质量将会影响整体模数转换器电路的信噪比(SNR)而各个子通道间采样时钟的失配将会导致其性能下降甚至功能异常。所以,如何得到一组干净、稳定的多相非交叠采样时钟是高速时间交织ADC的重要研究方向。基于高速时间交织ADC的多通道结构及工作原理分析,本论文针对12bit4GSPS时间交织ADC的系统要求,设计了该ADC芯片的时钟接收及传送电路。提出了一种基于移位寄存器的多相时钟发生电路,并在子通道ADC采样时钟输入端对采样时钟进行重定时处理,消除了由于信道不匹配引入的各通道间采样时钟的相位误差,提高了采样时钟的可靠性。为解决片外时钟源输入到片内造成的时钟信号衰减及串扰,在接收电路前端设计了前置线性均衡器对信号进行滤波,并在后级通过宽带限幅放大器对衰减的时钟信号进行放大,通过数字缓冲器进行整形,最后通过占空比校正电路进行占空比调节得到满足设计要求的主时钟信号。其中,宽带限幅放大器的设计对传统的Cherry-Hooper结构进行改进,结合电容峰值技术、电容中和技术和特征频率倍频技术,极大的拓展了信道带宽,提高了接收的片外时钟信号的质量。基于TSMC 40nm工艺对电路进行了Hspice仿真。后仿结果表明,该电路可有效接收片外4GHz高频时钟信号,并生成时间交织ADC所需多相非交叠采样时钟。总版图面积约为0.1368mm~2,功耗为33.70mW。同时,满足占空比调节要求及时钟抖动要求,占空比误差小于±1%,时钟抖动小于150fs(RMS值)。
【学位授予单位】：电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN792;TN850
【图文】：

并行式ADC结构框图

折叠式ADC结构框图

图2-3两步式ADC结构框图

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本文编号：2778842