基于PTM的集成电路可靠性评估方法研究

发布时间：2020-08-06 08:10

【摘要】：随着CMOS晶体管缩小到纳米级尺寸,电路的集成度急剧升高,造成软差错的发生率增大,进而导致纳米级晶体管构建的电路失效率升高。因此,在早期设计过程中评估电路的可靠度就变得尤为重要,这将帮助电路设计人员根据计算出的可靠度结果来比较和评估不同的电路设计,从而得到不易受软错误影响的最佳电路设计方案。本文主要对大规模集成电路的可靠性评估方法进行了研究。首先综述了集成电路可靠性评估的研究现状,对影响电路可靠度的主要因素进行了分析,阐述了现有的提高可靠度的设计技术。针对时序电路,本文选择了几个经典的可靠性评估方法进行比较研究,分析了几种评估方法的优点和不足。传统的PTM方法能够评价整个电路的可靠性,该方法根据已知的基本门失效率,构建电路的整体PTM,再结合输入分布计算可靠度。但由于该方法的计算复杂度随电路规模呈指数式增大,因此当被评估电路的规模较大时,PTM方法显然是不切实际的。但考虑到PTM方法的评估结果准确性较高,而且适用于组合电路,所以本文选择对PTM方法进行改进。首先,提出了一种基于差错概率传播模型的电路可靠性评估方法。该方法将逻辑门的实际差错概率加载到连接导线上,再逐个计算逻辑门的正确输出概率,直至输出门,此时得到的可靠度即为电路整体可靠度。实验表明,与传统PTM方法比较,本文所提出的改进方法有效地减小了计算复杂性,适用于大规模电路的可靠性评估。其次,导线失效是影响电路可靠性的重要因素,但传统PTM方法在计算时只考虑逻辑门的失效率。针对这个问题,提出了考虑导线故障概率的电路可靠性评估方法,在逻辑门失效的情况下,考虑导线失效对电路可靠性的影响。基于PTM定义,为逻辑门和导线建立差错PTM,逐个计算输出概率分布。通过实验可知,该方法复杂度较低,能准确评估电路在逻辑门和导线故障影响下的可靠性。
【学位授予单位】：江西理工大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN407
【图文】：

供需情况,集成电路

图1.1 2010-2019 我国集成电路供需情况对比代集成芯片的制造工艺中，系统级的芯片可靠性要求高，但由于外部的攻击和温度梯度，CMOS 设备的功能无法得到保证。再者，电路集成度快速增大缩小，快速升高的软错误率极大地影响了集成电路的可靠性。因此，有必要尽早发现问题，巩固产品设计质量，提高评估结果的精确度。从以下几个方面性问题非常迫切：着科技不断进步，为了低成本、高性能这两个关键点，原材料不断创新，工艺、新结构引入进了集成电路制造中，已有的失效分析、测试方法以及寿定程度上可能不适用于评估新产品，且引入新材料、新工艺也可能会影响电器件特征尺寸不断缩小，随之工作电压也将急剧下降，这将减小电路内部电荷，并且各个节点的距离非常小，工艺偏差以及恶劣外部环境：如粒子辐射等，将增大集成电路的敏感度，从而导致电路发生故障的概率升高。工艺自发热和局部温升，互连线间的干扰问题愈加频繁，这于电路可靠性都是非

集成电路,电路失效

电子产品工作时间过长，将导致晶体管发生物理变化，最终导致电路失效。集成电路的生命周期一般分为三个阶段，如图2.1 所示：图2.1 集成电路失效阶段图Region (I)：早夭期(Infancy period)，在这个阶段，产品的失效率随着时间快速下降，造成失效的原因主要在于 ICs 设计和生产过程中存在的缺陷，例如焊接不牢导致的开路。一般可通过提高制造工艺质量来降低早期失效率。Region (II)：使用期(Useful life period)，也称为随机失效期，在这个阶段，产品的失效率保持稳定，且相对早夭期，失效率更低。失效的原因则比较随机，例如温度变化以及宇宙射线的辐射等。该段时间里，保证产品工作环境的温度、湿度在正常范围内是非常必要的。

时钟控制,处理器,电路,校正机

第二章相关理论12图2.2TMR 触发器电路图G. Russell[38]等人将并发错误检测/校正机制并入VLSI中，以不断监测电路的运行情况，并在某些情况下修正这些故障，提高产品生命周期。T Hashimoto[10]提出了一种自适应的时钟控制电路，以减少由于电源电压下降而导致的处理器性能下降。该电路利用多路 TDC 来减少量化误差和基于温度计码的数据处理来消除锁紧，从而缩短了频率调制延迟，得到更快的频率/供应跟踪。在纳米 CMOS 工艺中，制备了一种具有 SPARC 处理器核心的自适应时钟控制电路。实验测量结果表明，自适应控制电路实现了 7.5%的最先进的频率增益，达到了5 GHz 的工作频率。在一定程度上

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