14位逐次逼近式模数转换器设计
发布时间：2020-08-06 12:07
【摘要】：当今社会,数字信号处理技术正处于快速发展阶段,模数转换器(Analog to Digital Converters,ADC)作为数字信号与模拟二者之间的“桥梁”,也得到了更多的关注与应用。其中,逐次逼近式模数转换器(Successive Approximation Register ADC,SAR ADC)以其突出的能源效率而闻名,随着CMOS工艺技术的逐渐进步,工艺尺寸逐步地缩小,SAR ADC在速度与功耗方面的优势更为显著。SAR ADC已经广泛应用于传感器网络、生物医学定制集成电路、视频和许多生活中常见领域。本篇论文详细地介绍了所设计的SAR ADC的整体架构,并讨论了各个电路模块的设计方法。本论文设计了一款精度为14bit,采样速率为5MSPS的基于电荷重分配原理的分段式SAR ADC。由于SAR ADC的总体电容与ADC分辨率呈指数关系,因此对于更高精度的SAR ADC,电容占用的芯片面积将显著增加,电容加大电路速度降低。因此,对于高精度模数转换器,通常采用较大的采样电容,占用较大的芯片面积致使芯片成本增加。对于高精度SAR ADC的设计,单位电容失配及动态比较器噪声等因素都将对SAR ADC的性能造成显著的影响。因此在本论文所述的设计中SAR ADC采用了基于电荷重分配原理的分段式电容阵列架构,相比于传统二进制电容阵列的SAR ADC而言,分段式电容阵列架构所需的电容总容值更小,同时为对单位电容失配、DAC电压的不完全建立及因比较器噪声导致的错误比较等因素引起的ADC性能下降,在分段式电容阵列中引入了冗余电容设计。本设计采用的是0.18μm 1P4M CMOS工艺,整体芯片面积为500μm×500μm。在1.8V电源电压下,ADC整体功耗为1.19mW。对SAR ADC的整体版图提取了寄生参数,当采样时钟信号频率为5 MSPS,输入信号频率为2.43652 MHz时,整体电路的仿真结果为:有效位数(Effective Number Of Bits,ENOB)为13.65bit,信噪失真比(Signalto-Noise and Distortion Ratio,SNDR)为84.0dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为88.2d B。
【学位授予单位】：吉林大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN792
【图文】：
第一章 绪论第一款集成的 SARADC，是由 McCreary 和 Gray 所设计的，该 SAR ADC 使用了二进制搜索的算法，整体上电路结构主要包括：二进制电容阵列、比较器和 SAR 控制逻辑电路。由于 CMOS 大规模超大规模集成电路工艺的出现与快速发展，SARADC的速度相比之前能够达到更高数量级，并且相比较于其他类型的 ADC，更容易实现较低的功耗而日益受到关注。伴随着 SARADC 越来越受到关注，其电路设计也开始出现多样化。现在，有国内外很多的高校，研究所以及公司都在致力于研发精度更高，速度更快，功耗更低的逐次逼近式模数转换器。随着 CMOS 工艺的不断发展和新技术的应用，SARADC 在速度方面能够达到 GS/s 的数量级，精度方面能够达到 20 位及以上，功耗上也可以实现 到 的数量级。图 1.1 所示为斯坦福大学统计的近几年国内外期刊上发表的 SARADC 的功率品质因数分布。
ClksClksbCsVipVinVoutBootstrappedSwitchDummySwitchM1M2GND图 4.5 本设计采用的栅压自举开关电路图本次设计中，电容C 的值为 F，采用了 MIM(Metal-Insulator-Metal)电容。设计的 Bootstrapped switch 电路进行了瞬态仿真，仿真结果如图 4.5 所示。其入信号频率为 2.4365234375MHz，共模电压为 900mV，摆幅为 810mV 的正弦。采样时钟频率为 5MHz，占空比为 20%。
第四章 14 位逐次逼近式模数转换器的设计如图 4.6 所示，栅极电压与输入信号电压的差值略小于电源电压，约为 1.53V。输入信号频率为 2.4365234375MHz，共模电压为 900mV，摆幅为 810mV 的正弦信号进行采样保持。采样时钟为 5MHz，占空比为 20%，采样电容为 pF。对保持输出电压信号进行 4096 个点的 FFT，其输出频谱如下图 4.7 所示。在逐次逼近式模转换器的设计中，要求采样保持电路的精度至少比模数转换器的精度高出 2bit，在次设计中，由仿真结果可得：采样保持电路的有效位数 ENOB 为 16.20bit，信噪比R 为 99.30dB，无杂散动态范围 SFDR 为 99.35dB，达到了设计要求。
本文编号：2782375
【学位授予单位】：吉林大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN792
【图文】：
第一章 绪论第一款集成的 SARADC，是由 McCreary 和 Gray 所设计的，该 SAR ADC 使用了二进制搜索的算法，整体上电路结构主要包括：二进制电容阵列、比较器和 SAR 控制逻辑电路。由于 CMOS 大规模超大规模集成电路工艺的出现与快速发展，SARADC的速度相比之前能够达到更高数量级，并且相比较于其他类型的 ADC，更容易实现较低的功耗而日益受到关注。伴随着 SARADC 越来越受到关注，其电路设计也开始出现多样化。现在，有国内外很多的高校，研究所以及公司都在致力于研发精度更高，速度更快，功耗更低的逐次逼近式模数转换器。随着 CMOS 工艺的不断发展和新技术的应用，SARADC 在速度方面能够达到 GS/s 的数量级，精度方面能够达到 20 位及以上，功耗上也可以实现 到 的数量级。图 1.1 所示为斯坦福大学统计的近几年国内外期刊上发表的 SARADC 的功率品质因数分布。
ClksClksbCsVipVinVoutBootstrappedSwitchDummySwitchM1M2GND图 4.5 本设计采用的栅压自举开关电路图本次设计中，电容C 的值为 F，采用了 MIM(Metal-Insulator-Metal)电容。设计的 Bootstrapped switch 电路进行了瞬态仿真，仿真结果如图 4.5 所示。其入信号频率为 2.4365234375MHz，共模电压为 900mV，摆幅为 810mV 的正弦。采样时钟频率为 5MHz，占空比为 20%。
第四章 14 位逐次逼近式模数转换器的设计如图 4.6 所示，栅极电压与输入信号电压的差值略小于电源电压，约为 1.53V。输入信号频率为 2.4365234375MHz，共模电压为 900mV，摆幅为 810mV 的正弦信号进行采样保持。采样时钟为 5MHz，占空比为 20%，采样电容为 pF。对保持输出电压信号进行 4096 个点的 FFT，其输出频谱如下图 4.7 所示。在逐次逼近式模转换器的设计中，要求采样保持电路的精度至少比模数转换器的精度高出 2bit，在次设计中，由仿真结果可得：采样保持电路的有效位数 ENOB 为 16.20bit，信噪比R 为 99.30dB，无杂散动态范围 SFDR 为 99.35dB，达到了设计要求。
【参考文献】
相关期刊论文 前1条
1 贺炜;;甚低功耗15Ms/s逐次逼近型ADC的设计实现[J];微电子学与计算机;2010年02期
相关硕士学位论文 前4条
1 彭灿;一种应用于图像传感器的循环型模数转换器的研究与设计[D];吉林大学;2017年
2 郭杨钰;图像传感器中高精度高速度ADC的研究与设计[D];吉林大学;2015年
3 卢文涛;高精度中速低功耗模数转换器的研究与设计[D];电子科技大学;2014年
4 王峥;基于0.13μm CMOS工艺脉冲超宽带系统中高速低功耗ADC研究与设计[D];中国科学技术大学;2014年
本文编号：2782375
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