LPDDR4模块的硬件监测器的研究与实现

发布时间：2020-08-09 03:09

【摘要】：信息时代爆炸式发展的今天,智能手机和移动设备已经得到普及,对移动设备性能的要求越来越高。随着SoC向多功能、高性能方向的飞速发展,系统对信息的存储要求也越来越高。LPDDR4 SDRAM为SoC提供了低功耗、高容量和高带宽的高速片外存储器,为移动应用场景提供了高效的数据传输保障。在千兆级的频率下,任何微小的问题都有可能造成数据出错,此外传输性能的良莠也都会影响系统的运行,因此对SoC芯片级的数据流和内存的读写控制电路提出了苛刻的要求。而随着芯片自身复杂度日益提高,芯片迭代周期越来越短,对于芯片全流程而言,无论是设计还是验证,项目进度带来的压力越来越大,“没有漏洞”只是芯片工程师的美好理想,实际项目中往往在硅后测试时还会暴露出一些漏洞,而测试阶段留存的隐患难以发现,很多严重缺陷由于找不到问题的根源致使功能验证无法复现缺陷问题,从而调试遇到阻碍,延误芯片后期修复,推迟产品上市的时间,对芯片公司会造成难以预估的影响。对于基带芯片来说,数据传输是最基础最重要的功能,却也是最容易产生问题的环节。为了减少SoC样片流片后系统数据传输异常而难以入手调试的盲目性,同时为了便于定位系统数据传输时性能达不到预期性能的瓶颈,本课题开创性地开发出此可综合的调试模块——LPDDR4模块的硬件监测器。本文研究的内容是围绕Intel某基带芯片中的模块——内存控制器(Data Memory Interface,DMIF)模块展开的。通过对内存控制器模块上下游进行分析,剖析SoC数据传输通路,从两大切入点进行研究:第一,确保数据传输正确性,挖掘传统硅前验证和硅后测试的痛点,针对特殊测试用例,设计监测器进行监测;第二,量化数据传输性能,研究总线的控制信号和数据信号,对读写的数据进行统计,设计可综合的性能监测器以便分析系统当前传输性能。在完成LPDDR4模块的硬件监测器设计的基础上,使用通用验证方法学(Universal Verification Methodology,UVM)搭建验证平台对监测器进行验证,通过创建测试用例对监测器施加高效的定向验证激励和受约束的随机化验证激励,完成完备的功能验证,最终的代码覆盖率和功能覆盖率均达到100%。本文基于当前的研究工作继续深入探索,功能上完善了此数据传输监测器对功耗的控制。同时,着眼于实际应用时的复杂场景,分析了现阶段硬件监测器的局限性,进一步提出了新的思路和实现方法。本文设计实现的LPDDR4模块的硬件监测器已经成功应用于公司项目,并等待进一步的流片测试。
【学位授予单位】：西安电子科技大学
【学位级别】：硕士
【学位授予年份】：2019
【分类号】：TN47;TN919.1
【图文】：

发展趋势,成本预算,数据传输,架构

如下图 2.1 所示是内存技术的发展趋势。考虑到产品的具体定位和成本预算，本文的数据传输是基于 LPDDR4 进行分析的。图2.1 内存技术发展趋势LPDDR4 内存在命令/地址（CA）总线上使用 2 个或者 4 个时钟架构来减少系统

状态转换图,状态转换图,预存,数据访问

11图2.2 LPDDR4 的状态转换图2.1.2 LPDDR4 数据访问过程LPDDR4 采用预存取技术实现数据访问，16n 预存取就意味着它内部数据总线的

时序图,序图,读数,有效输出

西安电子科技大学硕士学位论文宽度是外部总线宽度的 16 倍。在内存的某个 Bank 被激活之后，内存控制器便可以对 LPDDR4 进行读写数据访问了。LPDDR4 支持通过配置模式寄存器 MR1 和 onthefly 技术，来控制某个突发传输事务的突发长度为 BL16、BL32 或 on the fly。如图 2.3 是 LPDDR4 SDRAM 读数据的时序图，从图中可以看出 LPDDR4 的读操作是使用单独的数据通道，信号 DQS 与 DQ 数据边沿对齐，用于采样 DQ 的数据。而由于 DQ 与 DQS 边沿对齐，无法用 DQS 去直接采样 DQ，所以在控制器里需要用延时 90°相位后的 DQS 信号来锁存 DQ 信号[35]。在读操作过程中，数据对时钟 DQS 的输出有效时间是用图中 DQS 上升沿或下降沿对最后一位数据位有效输出的时间 tDQSQ 和 DQS 上升沿或下降沿对最先一位数据位有效输出保持的时间表示的。

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