用于流水线ADC的采样保持电路研究与设计

发布时间：2020-08-12 16:26

【摘要】：流水线型模数转换器(Pipelined Analog-to-Digital Converter,Pipelined ADC)在速度和精度之间具有合理的折中,已被广泛地应用于通信、军工等领域。采样保持电路(Sample and Hold Circuit,S/H)作为Pipelined ADC的第一级电路,直接决定了ADC的性能。因此,研究高速高精度的采样保持电路具有重要的意义。基于此,本文采用SMIC 0.18μm CMOS工艺设计了一种用于14 bit 100 MS/s流水线型ADC的采样保持电路。本文的主要工作体现为以下几个方面:首先,在分析采样保持电路的基本原理和基本结构的基础上,对比了两种不同的采样保持电路结构。然后,详细介绍和分析了采样保持电路的时域和频域特性以及其误差源。为了减小噪声和降低运放设计难度,本文采用了电容翻转型采样保持电路。其次,本文采用了V_(BE)线性化补偿和分段线性补偿技术,设计了一种用于采样保持电路的具有低温度系数的高阶温度补偿带隙基准电路。相较于传统的一阶带隙基准电路,本文设计的带隙基准电路获得了较低的温度系数和较好的线性调整率。仿真结果显示,在-55°C到125°C的温度范围内,本文所设计的带隙基准电路的温度系数仅为0.65 ppm/°C。第三,在分析运算放大器的基本原理和性能指标的基础上,设计了一种用于采样保持电路的高性能全差分增益自举运算放大器。为了优化共模反馈电路的精度和稳定性,本文对传统的连续时间共模反馈电路进行了改进。综合考虑采样保持电路的噪声、功耗以及版图面积等因素,计算并选取了合适的采样电容。同时,设计了一种栅压自举开关、两相非交叠时钟的产生电路。最后,基于所设计的功能模块,设计了一种采样保持电路,并进行仿真验证。仿真结果显示,所设计的采样保持电路的无杂散动态范围(Spurious Free Dynamic Range,SFDR)为89.9 dB,信号噪声失真比(Signal-to-Noise-and-Distortion Ratio,SNDR)为76.8 dB,有效位数(Effective Number of Bits,ENOB)为12.47 bit。
【学位授予单位】：重庆邮电大学
【学位级别】：硕士
【学位授予年份】：2018
【分类号】：TN792
【图文】：

采样保持电路,输入输出信号

图 2.8 采样保持电路输入输出信号图示间(Acquisition time,ACt )指的是当采样保持电路从保持阶电压开始跟随输入电压，并达到误差范围内所需要的最小样精度，但对采样频率的提高有影响。间(Aperture time,APt )指的是从保持指令发出瞬间到开关式建立时间(Hold mode Settling time,STt )指的是从保持周精度所花费的时间。保持电路处于保持阶段时，由于漏电流的影响，保持电压值用平台下降率(Droop Rate)来表示：DSIDRC

时域波形,经脉,时域波形,傅里叶变换

图 2.9 经脉冲序列采样后信号的时域波形.9 所示的采样波形，有：( ) ( ) .( )ny t x t t nT 狄拉克函数， x ( t )为输入模拟信号， y ( t )为采样后)为采样函数。进行傅里叶变换，得：( ) ( )1*nnY f X f fT T Y ( f )为的傅里叶变换， X ( f )为的傅/)f T n 为 ( )nt nT 的傅里叶变换。

波形,经脉,频域,波形

15图 2.10 经脉冲序列采样后信号的频域波形实际上，采样电路的输出波形并不是如图2.10所示的一连串脉冲。通常情况下，在保持阶段开始时，采样信号将一直被保持，直到进入下一次采样阶段时，采样信号才发生改变，图 2.11 为实际采样电路的输出。图 2.11 实际采样电路的输出波形对于采样保持信号，它的时域表达式为采样信号与方波信号的卷积：( ) ( ) ( )1y x . *2ntt t t nTT (2.15)其中，12tT 为方波信号。当0 t T时，112tT ；当 t 0或t T 时，102tT 。方波的频域表达式为sin ( x )/x

【参考文献】