28nm低功耗移动基带芯片的IR Drop分析与优化

发布时间：2020-09-22 14:36

　　近年来,移动互联网技术发展迅速,便携式移动智能设备不断更新换代,移动设备的性能不断提高。由于移动设备性能与工作频率的提高,芯片内部逻辑变得日益复杂,随之带来的功耗问题越来越严重。功耗的增加降低了移动智能设备的续航时间,芯片设计越来越注重低功耗的设计方法。功耗的增大,在芯片内部引起了电压降(IR Drop)的问题,而电压降会引起芯片内部逻辑供电的不足,使芯片的性能降低,甚至导致芯片的功能错乱,如果移动基带芯片中有较严重的电压降问题,将会直接导致移动设备的某些功能无法实现。因此,对基带芯片电压降的分析是基带芯片后端物理设计工程师需要重点考虑的问题。本课题基于作者所在公司的一款4G手机基带芯片,深入讨论了28nm工艺下基于低功耗设计的移动基带芯片中静态及动态电压降分析的方法及过程,设计实现了几种在芯片物理设计阶段应用的IR Drop优化方法,通过这些方法有效降低了芯片内电压降的最大值。本文首先研究了数字集成电路中的功耗理论,对目前的低功耗设计方法及统一电源格式UPF进行了分析。讨论了基于低功耗设计的SOC芯片的电源网络的拓扑结构,并完成了对移动基带芯片中低功耗电源网络的后端物理实现。在此基础上,使用Apache公司的Redhawk仿真工具针对28nm移动基带芯片进行了静态电压降分析与动态电压降分析,详细阐述了静态及动态电压降分析的方法与设计流程。具体介绍了电压降分析中输入文件的定义,各项参数的定义,功耗计算及电阻网络抽取的过程,以及在本项目中的电压降分析结果。本文基于对本课题中移动基带芯片电压降分析的结果,深入研究了其产生电压降问题的原因,设计实现了几种在芯片物理实现阶段降低电源网络上电压降的优化方法。通过采用本文提出的几种方法,移动基带芯片中的电压降从最高的29.5247mv降低到20.77mv,降低了8.7547mv,降幅约29.65%,进而在不影响芯片功能与时序的前提下,有效降低了芯片内电压降的最大值。对于从事电压降分析工作的设计人员来说,有一定的实践参考意义。本文最后还介绍了一些针对动态电压降分析的优化方法,并对静态和动态电压降分析及优化进行了总结与展望。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2016
【中图分类】：TN40
【部分图文】：

静态功耗,反相器,功耗

本都是使用 CMOS 逻辑电路进行实现的，而 CMOS 逻辑最大的优点便是静态功耗极低，在 90nm 以上的工艺制程功耗的消耗基本可以忽略不计。然而随着工艺制程的进步功耗的消耗也越来越大，已成为芯片中功耗消耗中一个重片时必须要同时考虑静态功耗与动态功耗因素的影响。静态功耗是指 MOS 晶体管在逻辑门不翻转时，即不活动或静态下所生主要由于 MOS 晶体管内部存在泄漏电流。随着工艺制断缩小，阈值电压不断地降低，泄漏功耗越来越大，静态程中需要对静态功耗加以考虑。电路中，静态功耗的发生主要是由于 MOS 晶体管泄漏电中，存在四种泄漏电流[16]。图 2.1 表示了 CMOS 逻辑门

负载电容,反相器,充放电,逻辑门

图 2.2 CMOS 反相器上负载电容的充放电载电容 CL，在逻辑门开启时电压 Vdd会进行充电，每次消耗代表输出端的负载电容，Vdd代表逻辑门工作电压。因此开关下：-3 中的 Ptran是时钟周期变化时逻辑门输出端发生翻转变化事时钟频率。可以发现开关转换功耗并不与晶体管宽长比有关，负载电容的函数。耗（Internal Power）同样是动态功耗的重要组成部分，在 C

逻辑门,功耗,输出端,直流通路

代表输出端的负载电容，Vdd代表逻辑门工作电压。因此开：3 中的 Ptran是时钟周期变化时逻辑门输出端发生翻转变化钟频率。可以发现开关转换功耗并不与晶体管宽长比有关载电容的函数。（Internal Power）同样是动态功耗的重要组成部分，在 C时，NMOS 与 PMOS 在翻转过程中会出现同时导通的现象通时会产生从 VDD 到 VSS 的直流通路，内部功耗就是由路电流引起的功耗。如图 2.3 所示。

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