基于自查错纠错技术的低功耗数字电路设计

发布时间：2020-09-27 16:11

　　 遵循着摩尔定律,集成电路技术已经进入了亚微米,甚至深亚微米时代。集成电路的几何尺寸日益缩小,系统的集成度不断提高,芯片运行时的功耗在大规模集成电路设计中变得越来越严重,成为制约集成电路发展的瓶颈。特别是可穿戴设备和移动通讯设备的广泛应用,如何在有限的功耗下实现电路的功能是现代集成电路设计中的一大挑战,在降低功耗的同时,需要对电路性能和功耗之间进行平衡和折衷,使之在降低功耗的同时得到较高的性能。由于电路功耗和电源电压的平方近似呈正比例关系,因此目前的各种低功耗技术中,动态电压调节(Dynamic Voltage Scaling,DVS)技术仍是降低功耗的最有效方法。自查错纠错技术就是动态电压调节中的一个典型代表。在电路中,路径的延时大致呈正态分布,较短的路径和关键路径所占的比例很少。随着电源电压的降低,单元延时的增大,某些关键路径的延时会超过一个时钟周期,由此可能产生电路失效。在这些关键路径上可以放置时序错误检测器,通过这些时序错误检测器来检测错误。当检测到时序错误后,通过某些错误纠正技术纠正这些出现概率很小的错误就能达到降低功耗实现节能的目的。本文研究梳理了各种时序错误检测和时序错误纠正技术,提出了一种结构简单,面积开销小的时序错误检测器和具有时间借用特性的一个周期纠错技术方案。然后将此时序错误检测器分别和全局时钟暂停纠错技术、具有时间借用特性的纠错技术相结合形成完整的检纠错系统,最后再将这两种完整的检纠错方案应用到不同的载体电路中进行技术验证。仿真结果表明,将这两种检纠错方案应用到不同的载体电路中均能降低功耗实现节能的目的。和传统的基于最坏延时情况的设计相比,第一种检纠错方案最大能降低32.2%的能耗,第二种检纠错方案能降低18.18%的能耗。
【学位单位】：电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN79
【部分图文】：

RazorI的电路图

图 2-2 Razor I 的时序运行图Razor I 中，以及后续的 Razor 类型的技术中，都不可避免两个问题。一个是短路径[37-39]的问题，另一个就是亚稳态的问题。这两个问题始终贯穿了 Razor 类型的设计中。现在对 Razor 类型中的这两个问题进行一个详细的介绍。在影子锁存器中，延迟时钟的使用增加了组合逻辑中的短路径破坏影子锁存

（b） 2-3 Razor II 的电路原理和时序图[15]。 (a) Razor II 的电路结构图； (b) Razor II的运行时序图续改进结构[20-21]中的检错方法和 Razor II 的类似，这些都是一类结构，也是变检测器来在线分别从上升沿数据跳变和下降沿数据跳变两部分来进行时

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本文编号：2828093