可综合覆盖率监测模块的设计与实现

发布时间：2020-10-09 15:10

　　随着半导体产业的持续发展,集成电路的设计规模和复杂度在不断提升,目前一款主流手机基带芯片中集成了数亿只晶体管。为了能在更短时间内对芯片功能进行充分的验证,工程界广泛使用由功能覆盖率驱动的验证流程。但由于芯片验证过程中使用的各仿真验证平台对SystemVerilog语言的支持度不同,只有仿真器(simulator)平台上可使用功能覆盖率来衡量验证的进度和完备性,其它仿真平台上功能覆盖率的缺失问题可能会导致流片过程中存在风险。目前业界对跨平台功能覆盖率收集和复用没有成熟的解决方案。本文基于对芯片验证流程及SystemVerilog覆盖率机制的研究,比较DPI(直接编程接口)调用SV内置方法和给设计中插入监测模块这两种跨平台收集功能覆盖率的方式。最终选用第二种方式,并据此提出一套可综合覆盖率的解决方案。首先基于对SystemVerilog语言内置功能覆盖率收集机制研究,设计一个通用的硬件监测模块来对设计中的关键功能覆盖点进行监控。该监测模块中包括存储仓触发信息的存储区域、记录仓触发次数的计数模块以及一个全局的采样报告模块。通过配置计数模块宽度和采样周期,能够均衡覆盖率数据精度和对原有设计面积性能的影响。为了提高项目中定义和收集可综合覆盖率的效率,根据上述监测模块特点定义了可综合覆盖率的参数宏、覆盖规范文件以及一套基于Python脚本和Mako模板的全局监测模块代码自动生成系统。验证人员在覆盖规范文件中编写可综合覆盖率的参数宏,再使用脚本编译覆盖规范文件后即可生成全局的监测模块代码。将可综合覆盖率应用于项目中MTM模块的验证,首先在simulator上分别收集MTM模块的原生功能覆盖率和插入监测模块后新MTM模块的可综合覆盖率,比较发现两种覆盖率结果非常相近。然后使用DC工具分别对原有MTM设计、插入不同位宽监测模块后的新MTM设计进行综合。结果显示插入10位监测模块后原有设计面积增加2.55%,插入1位监测模块后原有设计面积仅增加0.94%。本论文设计了一套可综合覆盖率的解决方案,该方案包括可插入设计且通用的监测模块和一套全局监测模块代码自动生成系统,解决了现有芯片验证流程中不能跨平台收集功能覆盖率的问题。使用可综合覆盖率可以衡量在不同仿真平台上的验证进度,并能实现功能覆盖率在模块级到系统级垂直复用和不同仿真平台上跨平台复用。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN402
【部分图文】：

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如何在更短的时间内充分保证大规模集成电路设计的正确性，从而尽量减少芯片流片的成本，这是数字集成电路产业在发展中都在不断研究和亟须解决的问题。图1.1 芯片上晶体管数目增长一个商业芯片的开发流程如图 1.2 所示，首先由市场人员与客户进行沟通确定芯片应具备的功能，系统人员根据功能进一步将芯片划分为子系统和模块，之后交由设计人员进行设计。同时验证人员也会对设计的功能等展开验证，若发现设计缺陷，则交由设计人员修正。在芯片验证通过后，设计代码会交给后端人员进行综合、布局、布线，最后将核心数据交由晶圆厂进行流片[3]。由于 SoC(System on Chip)一站式的解决方案和强大性能，它已经成为芯片设计中的主流模式。比如一款手机的基带 SoC 芯片上就集成了中央处理器模块、存储器模

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如图 1.4 所示，SystemVerilog 现在已经成为最主流的芯片验证语言。图1.4 验证语言的发展趋势在芯片验证语言不断发展完善的同时，为了适应大规模的芯片验证和提高验证效率,产生了更加多元化的验证手段。芯片验证过程中主要用到的仿真验证平台，如图1.5 所示。由于在 simulator 上能够做到对设计中每个门和信号仿真的支持，模块级的验证大都放在 simulator 上进行。大的子系统或 SoC 级的设计有时放在 simulator 上进行验证，一般使用 C 语言对设计进行定向测试，一个测试用例可能就会耗费数个小时甚至数天。为了提高芯片验证效率，业界引入了 emulator 和 FPGA 来对设计进行硬件加速[8]。实际上 emulator 是 EDA 厂商基于 FPGA 的定制产品，它的速度比起 FPGA较慢

功能覆盖率,覆盖率

该记分板首先从寄存器、通道验证组件中的监测器中取得数据，经过理后与从数据整形器的监测器中获取的数据进行比较，从而检查硬件的功能实正确。3 MTM 模块仿真结果上一节中针对 MTM 模块搭建的验证环境，接下来会在验证环境中分别收stemVerilog 原生的覆盖率数据和使用监测模块收集的可综合覆盖率数据，并通这些数据进行比较和分析，来研究可综合覆盖率功能上的可行性。根据 MTM 功能描述文档，确认了 17 个需要监测的功能覆盖点。5.3.1 MTM 模块原生功能覆盖率将可综合覆盖率规范文件集成到验证环境中，通过随机测试激励来对 MTM 能进行验证，SystemVerilog 语言中的覆盖机制对指定的功能点进行采样，生成式的覆盖率报告，使用工具打开后的功能覆盖率数据如图 5.3 所示。

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