Sigma_Delta模数转换器中数字信号处理单元设计

发布时间：2020-10-11 23:13

　　 Σ_ΔADC作为ADC中的一个分支,由于其具备的高精度,低噪声等特点,已经在混合信号处理领域被广泛应用。典型的Σ_ΔADC的主要功能模块包括调制器和数字滤波器。当下国内对Σ_ΔADC的研究主要集中在提高前级调制器的性能,但国外的相关产品不仅具备面积小、功耗低的数字抽取滤波器,还集成有多功能数字接口,可以通过数字接口配置ADC芯片的功能。本文目标设计一个Σ_ΔADC的后置数字处理单元,该数字处理单元不仅具备24bit输出的数字滤波器,还拥有多功能数字串行接口,可以对输出速率、有效边沿,乃至调制器前的PGA(Pmgrammable Gain Amplifier)的增益进行调控。Σ_ΔADC的面积与功耗主要取决于数字信号处理单元中的数字滤波器,因此本课题在实现功能的同时尽量对信号处理单元进行优化,尽量减少硬件方面的代价。数字滤波器使用的是三级级联结构,第一级采用传统递归型的CIC(Cascaded integrator-comb)滤波器,其抽取因子为了输出速率可变而在2~5、2~6到2~(12)之间可变;第二级滤波器为CIC补偿滤波器,完成补偿前级CIC滤波器通带的衰降的同时完成2倍抽取;第三级使用FIR低通滤波器。后两级滤波器都采用了多相分解技术的高效结构,采用较低并对称的阶数结构,并通过CSD(Canonic Signed-Digit)编码优化系数。这些优化方式有效地降低了芯片的面积与功耗。数字接口采用了SPI串行接口,本课题的SPI接口具备读写功能。基于maltab的simulink工具对数字滤波器进行了行为级建模,激励信号通过代码给出,得出滤波器模型的整体通带纹波大约为0.006dB,各个抽取因子下的行为级模型的PSD符合期望值。接下来利用verilog完成RTL滤波器的建立,完成了周边的时钟模块、SPI接口、主机等模块的硬件RTL级实现,并联合仿真,系统抽取因子为128,输入采样频率为2048kHz时,仿真输出的SNR为124.7dB,与输入信号的SNR相比没有变化,最大的输出速率为16kHz。在0.35μm 5V标准CMOS工艺下,使用Design Compile对RTL级的代码进行了逻辑综合,利用SoC Encounter软件完成了芯片的版图设计,版图的面积约为3.2ⅹ3.25mm~2。接着进行了布局布线后仿真验证。当抽取因子为128时,后仿真得出的输出数据的SNR仍为124.7dB。
【学位单位】：哈尔滨工业大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN792;TN911.72
【部分图文】：

哈尔滨工业大学工程硕士学位论文2015 年发布的 ADS1263，最高分辨率为 32 位，该芯片中集成的后置数字滤波器采用了两级 sinc 的组成结构，前一级滤波器为可编程抽取倍率滤波器，后级滤波器为可变阶数滤波器，通过数字接口设置两级滤波器的参数来实现需求的功能[16]。其原理框图如图 1-1 所示。

中国已经是许多国际集成电路公司的最大市的同时，自身的微电子所，高校以及企业们也性能上与国外还有差距，但是也取得了一些优，小面积的方向发展。大学的苟曦,李怡然,陈建球等发表了一款基于 93dB 的 ADC[22]。同年清华大学实现了一款具信噪比达到了 84.4dB[23]。科技大学的朱鹏，张华彬等发表了一个 16bit 分于温度传感器或者音频设备中，该设计采用0耗 5.2mW。该 ADC 采用了三种方法来调整 ASPI）用来调整采样频率和 OSR，改变动态功，还可以根据具体应用情况，将密钥块的偏置量结果表明，该 ADC 的 DR 值可由 95dB 调整2。其杂散动态范围能够达到 99dB，信噪比为。

图 1-3 电子科大 Σ_Δ ADC 的显微版图[25]1.3 主要研究内容本课题主要目的是设计一款 24 位 Σ_ΔADC 中的数字信号处理芯片，Σ_ΔADC接收的是模拟信号，将其转换成数字信号并对信号进行一些信号处理后再输出。本设计主要包含两个模块：数字抽取滤波器模块与 SPI 接口模块。设计要求该数字处理单元的接口功能比较丰富，能通过数据的读写来配置一些抽取滤波器的属性，还要求处理单元中的抽取滤波器精度较高，能达到 24 位的输出。本课题主要对 Σ_ΔADC 中的数字信号处理单元，包括滤波器、接口、时钟等进行研究与设计实现，并对其进行优化。本文主要研究的内容包括：（1） 详细介绍了 Σ_ΔADC 的工作原理，过采样技术和噪声整形技术；介绍了数字滤波器的工作原理，包括信号抽取的原理，广泛使用的 FIR 类型的数字滤波器工作原理以及多级滤波器与多相滤波器的优化原理；（2） 通过 matlab 对各级滤波器的模型分别进行分析并建立，以及完成了级联滤
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本文编号：2837261