一款多核SoC的可测性设计研究

发布时间：2020-10-12 19:31

　　 随着集成电路工艺尺寸的不断缩小,芯片集成规模的不断扩大,多核SoC的设计技术得以飞速发展。集成电路工艺向深亚微米甚至纳米级的发展,以及多核CPU体系架构的不断完善,使得多核SoC内部的数字逻辑与其上集成的IP核数目不断增加,这不仅对多核SoC的设计工作提出了更高的要求,也给多核SoC的测试工作带来了巨大的挑战。可测性设计作为一种为解决这些测试问题而得到不断发展的设计方法学,越来越受到工业界的广泛关注。其目的是在不影响芯片正常功能的前提下,在芯片设计的过程中考虑测试问题,通过添加额外的测试电路来实现芯片的可测试性,降低测试成本。本文是对项目组开发的DSDP16芯片制定完整地可测性设计方案并验证其可行性。DSDP16芯片是一款集成了两个处理器核心的高性能芯片,运行速度快,存储器数量多,设计过程中还使用了can,uart,a429等众多IP核,使得芯片结构更加复杂,这给可测性设计带来了极大的挑战。为达到芯片的测试目标并提高其易测性,本文从以下几个方面进行了研究与设计:(1)对芯片内部的数字功能逻辑采用基于at-speed的扫描路径设计,解决了对特征尺寸130nm以下的SoC中可能的与时序相关的跳变故障与路径延时故障的测试问题。包括使用片上时钟控制器电路产生全速测试所需的高频时钟,针对多核CPU内部数字逻辑的出现的测试图形过大的问题,采用了对扫描链的压缩设计来减少测试时间。最后针对自动测试向量生成后的覆盖率报告,对扫描设计中不可测的故障给出了分析与解决方案。(2)对芯片内部众多的嵌入式存储器,采用自底而上的层次化设计方法,依照大小和模块的不同分成不同的组,组内进行并行测试,组件进行串行测试,有效的降低了MBIST的功耗。(3)针对I/O引脚的测试问题,依照IEEE std 1149.1标准对DSDP16芯片实现了边界扫描设计。通过JTAG接口,完成了芯片周边管脚与板级芯片互连的测试和对MBIST电路的控制。最后,依照制定的可测性设计方案完成芯片内部的具体逻辑设计,并对这些设计电路的可行性与有效性进行了验证。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN47
【部分图文】：

是使用硬件逻辑电路来实现测试图形生成，测试施加，测试响应捕获和分析的过程，并将其全部嵌入芯片内部，达到缩减测试开销的目的。图2.1 集成电路测试结构图测试图形的生成过程随着集成电路规模越来越大而变得越来越复杂，使得可测性设计技术快速发展。可测性设计可以分为专项技术和系统化技术两部分，前者是采用传统的测试方法对待测电路的某些部分进行迭代设计，最常见的测试方法包括在电路的关键路径上设置测控点，将复杂的电路结构分成简单的逻辑块等；系统化技术则是在电路的设计阶段就建立相应的测试结构，这些测试结构主要有扫描链路，内建自测试电路，边界扫描电路等。1984 年，Bennetts 提出的可测性定义为：“如果对一个数字 IC 进行的测试图形生成

然后将这些触发器输出与下一级的 sci 相连，所有的 sen 连接在一起并引出，构成了一个移位扫描链，扫描输入由 scan_in 端输入，而输出由 scan_out 端输出。图2.2 多路选择型扫描触发器图2.3 扫描插入后的电路逻辑

扫描插入后的电路逻辑
【参考文献】

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本文编号：2838177