S波段频率合成技术

发布时间：2020-10-14 05:31

　　 频率源是现代电子系统的重要部件,S波段的电磁波在军事、消费类电子产品和卫星通信系统中有着广泛的应用。频率源信号的纯净度、切换速度和分辨率对各类电子系统有着重要的影响。频率合成的技术从上个世纪开始到现在已经历了三代的发展。本文设计了一款S波段的频率源,文中首先对数字式直接频率合成(DDS)和锁相式频率合成(PLL)的原理进行了介绍,讨论了DDS中杂散和噪声产生的原理和模型。针对DDS中相位截断的现象,给出最大杂散分量近似计算公式,并用Matlab等工具进行了验证。文中从一个基本的锁相环模型开始,阐述了锁相环环路带宽对锁相环性能的影响,同时也介绍了锁相环中分数分频的原理。在这些理论上,本文设计了一个利用DDS直接驱动PLL的混合频率源。本文主要介绍了频率源在硬件上和软件上的设计。在锁相环中选用了比较大的鉴相频率,从而减小了锁定时间。在软件件上,本文设计了一组在PC平台上的接口和图形界面,从而方便了频率源的测试与二次开发。此次设计中DDS部分使用ADI公司生产的AD9914芯片,DDS模块设计输出频率为0-1GHz,频率分辨率小于0.6Hz,相位噪声优于-80dBc@1kHz,并且除了输出点频外具有多种输出模式。为了减小系统硬件的复杂度,使用了DDS内置的锁相环为自身提供时钟信号。在系统运行期间DDS模块通过FPGA受到上位机的实时控制,可以通过软件接口随时改变DDS模块的输出频率和输出波形。设计的令一大部分就是PLL模块,本文设计了一款输出频率在3.1-3.3GHz的PLL电路,PLL模块受到DDS模块的驱动,其输出的相位噪声优于-88dBc@10kHz,并且频率步进可小于10Hz,整个频率源系统的切换时间小于150us。在软件上利用Modelsim对Verilog程序进行前仿真,验证了FPGA内部模块设计的正确性与合理性。最后,本文在PC平台上设计了一组软件接口,并使用Qt Creator工具设计了图形界面。
【学位单位】：电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN74
【部分图文】：

图 1-1 K. Tajima 等人制作的频综原理框图MOS 工艺和数字电路的发展，频综正在朝着集成化、低功6 年Liheng Lou, Bo Chen等人在硅基芯片上设计了一款全AC、VCO 和数字调制部分构成[6]。VCO 输出经过分频、误差送至 DAC，由 DAC 的输出控制 VCO 的调谐电压，声比较低,分辨率和切换时间等参数都比较理想。电路输出GHz，在 15G 频率输出下，相位噪声达到-99 dBc/Hz@1MHz。芯片采用 65nm 的 CMOS 工艺，VCO 在 1.2V 工作.5mA。

图 1-1 K. Tajima 等人制作的频综原理框图艺和数字电路的发展，频综正在朝着集成化heng Lou, Bo Chen等人在硅基芯片上设计了CO 和数字调制部分构成[6]。VCO 输出经过至 DAC，由 DAC 的输出控制 VCO 的调谐低,分辨率和切换时间等参数都比较理想。电 15G 频率输出下，相位噪声达到-99 dBc/片采用 65nm 的 CMOS 工艺，VCO 在 1.2V

图 2-2 DDS 内部模块工作输出波形在时钟cf 的驱动下，相位累加器的当前输出值为 ( n)，相位累加器的位数为N，频率控制字为 M。则下一个时钟后，相位累加器中的值为：( 1) ( ) mod2N n n M(2-1)为了便于分析，假设初始状态 (0) 0。则上式可写成：( ) ( )mod2N n n M(2-2)易知 ( n)为周期序列，设其最小正周期为T ，则有：2(2 , )NNTGDC M (2-3)在T 个参考时钟后，正弦查找表输出了/ 2NT M个正弦波形的数据，经 DAC转换和低通滤波后同样也输出 / 2NT M个正弦波，设低通滤波后输出频率为f ，
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本文编号：2840256