协同缓解电路老化与泄漏功耗的多阈值配置技术研究

发布时间：2020-10-17 04:53

　　 随着集成电路的工艺水平进入纳米级时代,负偏置温度不稳定(Negative Bias Temperature Instability,NBTI)效应引起的老化效应已经成为影响电路可靠性与使用寿命的关键因素。NBTI效应会增加PMOS管的老化时延,最终影响电路正常的逻辑输出。因此,有关抗NBTI老化技术的研究已经成为集成电路可靠性设计的重要内容。并且,亚阈值漏电流的急剧增大引起电路泄漏功耗(Leakage Power)的增加,会降低电路的使用寿命。由于阈值电压对NBTI效应的影响和对泄漏功耗的影响不同,研究协同缓解NBTI效应和电路泄漏功耗的方法显得尤为重要。传统的多阈值电压方法缓解电路NBTI效应时,只考虑了电路中的一条关键路径,忽略了电路中其它可能超过规定时序约束的路径集合,因此降低了电路的抗老化效果。本文提出一种考虑功耗约束的多阈值电压方法缓解电路老化的方案,根据预设的时序余量,找到电路中所有可能出现时序违规的路径集合,并重新定义关键门的权值计算公式,将电路关键路径上标准阈值电压类型的逻辑门替换成低阈值电压类型,最终得到电路中所有逻辑门的阈值电压类型。ISCAS85电路的仿真结果表明:在一定的功耗约束下,本文方案的老化时延改善率最高可达12.97%,优于传统的多阈值电压方案,并且电路的规模越大,本文方案的抗老化效果越好。本文考虑功耗约束的多阈值电压方法在减缓电路NBTI效应时,给电路带来了一定的功耗开销。因此,本文提出一种协同缓解NBTI效应与降低电路泄漏功耗的方案:在考虑功耗约束的多阈值电压方案基础上加以操作,找到电路中的非关键门集合,并定义了非关键门的权值计算公式,将非关键门替换成高阈值电压类型。和考虑功耗约束的多阈值电压方案相比,本文方案在保证电路抗老化性能不变的条件下,泄漏功耗开销平均减少了28.50%,有效地降低了电路的泄漏功耗,提高了电路的可靠性。
【学位单位】：合肥工业大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN401
【部分图文】：

第一章 绪 论课题研究背景集成电路产业的飞速发展和技术的不断革新对当今社会发展和人类生产着深远的影响。早在上世纪 50 年代，集成电路的概念首先被英国科学家：为了缩小电子线路的面积，可以把原本分散在电子线路中的元器件集一块半导体晶片上，这一小块晶片就组成了一个完整的电路，仙童公司产了最早一批集成电路逻辑门产品。到了 1962 年，第一个真正意义的列 TTL 问世，它也为第一场集成电路革命打下了坚实的基础[1]。随后，产业得到空前的发展，工艺水平的不断进步使得电路集成度越来越高，模和性能都产生了质的飞越，同时，随着工艺的进步，制造成本也不断降电路制造的产品在我们的生活中随处可见。Intel 公司合伙人 Gordon Mo965 年就预见了集成电路的发展规律，即摩尔定律：单个集成电路上能够件数量每隔 18 个月就会增长一倍左右。

合肥工业大学学术硕士研究生学位论文并且台积电的 7nm 工艺也在试产之中。集成电路产业的飞征尺寸的持续缩减，先进的工艺水平使得在相同大小的处更多，因此处理器的性能也越强。图 1.2 是 Intel 公司近十变化趋势图，从 2008 年开始，Intel 公司的制造工艺已经可以不断推移，晶体管的工艺尺寸可以得到进一步的缩小，到 2工艺可以达到 10nm 左右。从图中可以看出，近些年来，晶度变得缓慢，这是由于 CMOS 工艺物理极限的逼近，产生，从而给电路的可靠性带来了严峻的挑战，影响到工艺尺

第一章 绪 论作。当电路的工作时间持续累加，老化效应加剧，电路最的老化效应是由各种物理效应相互叠加造成的，它会增加出现超过规定时序约束的情况，使电路产生错误的逻辑输寸的不断减少，电路的可靠性浴盆曲线将整体上移，这标路失效率都会提高。因此，随着晶体管制程的不断缩减，得越来越严重，针对集成电路进行可靠性研究并缓解电路意义。
【参考文献】

相关期刊论文 前2条

1 梁华国;陶志勇;李扬;;一种缓解NBTI效应引起电路老化的门替换方法[J];电子测量与仪器学报;2013年11期

2 陈志强;吴晓波;严晓浪;;CMOS电路泄漏功耗估算与降低方法研究[J];浙江大学学报(工学版);2006年05期

相关硕士学位论文 前1条

1 史冬霞;数字集成电路老化预测及单粒子效应研究[D];合肥工业大学;2013年

本文编号：2844301