基于有源逻辑降低技术的时序预算方法研究
发布时间：2020-10-21 09:44
随着数字集成电路的集成度越来越高,工艺节点越来越小,芯片设计的规模越来越庞大。保证大规模芯片在物理设计完成后的时序收敛成为了一项重要并且复杂的工作。为此在后端层次化物理设计初期需要产生多个不同的布局与时序预算方案对接下来的设计起一个指导作用。大规模芯片的时序预算需要EDA软件进行长时间的运算并且占用大量的计算机资源,延长整个芯片的设计周期。因此一个快速的,精确的,占用资源显著减少的时序预算方法成为大规模芯片层次化物理设计过程中的关键。本课题基于有源逻辑降低技术对层次化物理设计的各个拆分模块进行电路逻辑网表简化,构建一个类接口逻辑模型的简化电路逻辑网表,基于简化的逻辑网表进行时序预算。获得与原有方法相比,计算时间减少和占用计算资源显著缩小的一种新的时序预算方法。使用Cadence公司的数字后端设计软件innovus对一款采用台积电65nm工艺的单片DTMF信号收发芯片进行后端物理层次化设计。采用新提出的时序预算方法对此设计进行快速时序预算,根据时序预算的结果进行模块拆分。完成各个模块的标准单元放置,电源规划,时钟树综合,全局布线后,在顶层再将各个完成设计的模块拼装回来。通过时序验证,逻辑等效验证,物理设计规则验证,说明此时序预算的方法不但能够减少EDA软件的计算时间与计算机内存的占用量,而且预算出的结果也足够精确到可以使得根据此结果进行的层次化设计能够达到时序收敛的要求。证明这种新的时序预算方法的可靠性。本文基于有源逻辑降低技术提出的这种新的时序预算方法,相比传统的时序预算方法,能够显著的减少时序预算的计算时间和时序预算时占用计算机的内存量。发现待时序预算的设计模块内部的冗余逻辑规模越大,此种时序预算方法对计算时间和占用的内存量减少效果越明显。在一个含有7533818实例单元的待拆分模块中此种方法的时序预算时间与原有方法相比减少了30.80%,占用计算机内存资源与原有方法相比减少了35.16%。极大地缩短了时序预算步骤的时间,缩短了整个芯片的物理设计周期。
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN405
【部分图文】：
图 1.1 层次化物理设计流程图设计能够更好的照顾到各个各个模块内部的优化问题。由于有功能性与整体性的考虑，所以在各个模块的设计时能够将制。防止设计问题的相互连锁干扰，对于各个模块内部的问处理，从而最大限度的减少模块内部的时序与布线阻塞问题。设计能够减少设计周期与 EDA 软件的负载问题。对于一个拆分成了多个模块交由不同的设计团队负责，各个设计团队行。这样的设计模式缩短了整体设计的时间。对于 EDA 软块使得整个软件不需要加载整个设计，整个的设计难度与规。设计可以更好地针对特殊要求模块的设计。层次化设计可以加设计约束，这些模块都有不同的特殊要求。如多电源多点种设计在芯片的低功耗设计方面应用非常广泛，设计者需要不同的通用功率格式（UPF）文件，来针对不同的模块进行
设计当中每一个层次化实例单元设计过于庞大，建立时序库需要确度不够高。为了应对这种问题提出了对于整个层次化的实例单种方法就叫做有源逻辑降低技术，采用有源逻辑降低技术后提取结构模型有接口逻辑模型（ILM），灵活接口逻辑模型（flex ILMTM）等。1 接口逻辑模型口逻辑模型（ILM），是一种模块的结构模型，主要应用在层次块时序收敛当中，逻辑接口模型比黑盒的时序库更加的精确，更的时序链接。根据有源逻辑降低技术，逻辑接口模型将模块内部径都删除，仅仅保留内部寄存器到输出接口，输入接口到内部寄接口，这些内部路径。并且逻辑接口模型会写出拆分模块的寄生分模块的verilog等文件。这样在顶层的关键路径上通过延时计算的路径，这样比时序库精确非常多，并且还不会占用太多的内存
另一种逻辑接口模型就是灵活接口逻辑模型（FlexILM ）。为了让芯片整体在顶层时序收敛，在分割后，每一个分割模块的物理植入需要很长时间，并且每一个模块将会提取一个逻辑接口模型出来，以保证芯片能够在顶层收敛。但是顶层时序收敛并不是一件很容易的事，尤其是在面对顶层通道局限（channel-less）的设计时，没有过多的空间来插入缓冲单元。设计者通常需要进行多次的顶层设计迭代来达到时序收敛的目的。为了应对这种挑战，灵活接口逻辑模型被提出。灵活接口逻辑模型与接口逻辑模型类似，接口部分的路径被保存下来内部的逻辑被移除。灵活接口逻辑模型最大的优点在于，在顶层设计时，灵活逻辑接口模型的接口部分通路可以被优化和改动，并且这些改动将会自动的工程修改命令（ECO）结果保存到分割模块中。这样能够处理在层次化物理设计拼接后顶层时序不收敛的情况。灵活逻辑接口模型同样可以减少网表和物理逻辑减少运算资源的消耗。被移除的逻辑将会被替代成放置阻塞单元（placement blockage）来避免添加新的优化逻辑导致设计规则违例。同样被移除逻辑的走线情况将被抽取出 RC 网表来保证整体的正确性。如图 2.2，当顶层拼接回来后顶层时序不收敛灵活接口逻辑模型可以优化各个拆分模块的接口路径使得时序收敛。
【参考文献】
本文编号：2849962
【学位单位】：西安电子科技大学
【学位级别】：硕士
【学位年份】：2018
【中图分类】：TN405
【部分图文】：
图 1.1 层次化物理设计流程图设计能够更好的照顾到各个各个模块内部的优化问题。由于有功能性与整体性的考虑，所以在各个模块的设计时能够将制。防止设计问题的相互连锁干扰，对于各个模块内部的问处理，从而最大限度的减少模块内部的时序与布线阻塞问题。设计能够减少设计周期与 EDA 软件的负载问题。对于一个拆分成了多个模块交由不同的设计团队负责，各个设计团队行。这样的设计模式缩短了整体设计的时间。对于 EDA 软块使得整个软件不需要加载整个设计，整个的设计难度与规。设计可以更好地针对特殊要求模块的设计。层次化设计可以加设计约束，这些模块都有不同的特殊要求。如多电源多点种设计在芯片的低功耗设计方面应用非常广泛，设计者需要不同的通用功率格式（UPF）文件，来针对不同的模块进行
设计当中每一个层次化实例单元设计过于庞大，建立时序库需要确度不够高。为了应对这种问题提出了对于整个层次化的实例单种方法就叫做有源逻辑降低技术，采用有源逻辑降低技术后提取结构模型有接口逻辑模型（ILM），灵活接口逻辑模型（flex ILMTM）等。1 接口逻辑模型口逻辑模型（ILM），是一种模块的结构模型，主要应用在层次块时序收敛当中，逻辑接口模型比黑盒的时序库更加的精确，更的时序链接。根据有源逻辑降低技术，逻辑接口模型将模块内部径都删除，仅仅保留内部寄存器到输出接口，输入接口到内部寄接口，这些内部路径。并且逻辑接口模型会写出拆分模块的寄生分模块的verilog等文件。这样在顶层的关键路径上通过延时计算的路径，这样比时序库精确非常多，并且还不会占用太多的内存
另一种逻辑接口模型就是灵活接口逻辑模型（FlexILM ）。为了让芯片整体在顶层时序收敛，在分割后，每一个分割模块的物理植入需要很长时间，并且每一个模块将会提取一个逻辑接口模型出来，以保证芯片能够在顶层收敛。但是顶层时序收敛并不是一件很容易的事，尤其是在面对顶层通道局限（channel-less）的设计时，没有过多的空间来插入缓冲单元。设计者通常需要进行多次的顶层设计迭代来达到时序收敛的目的。为了应对这种挑战，灵活接口逻辑模型被提出。灵活接口逻辑模型与接口逻辑模型类似，接口部分的路径被保存下来内部的逻辑被移除。灵活接口逻辑模型最大的优点在于，在顶层设计时，灵活逻辑接口模型的接口部分通路可以被优化和改动，并且这些改动将会自动的工程修改命令（ECO）结果保存到分割模块中。这样能够处理在层次化物理设计拼接后顶层时序不收敛的情况。灵活逻辑接口模型同样可以减少网表和物理逻辑减少运算资源的消耗。被移除的逻辑将会被替代成放置阻塞单元（placement blockage）来避免添加新的优化逻辑导致设计规则违例。同样被移除逻辑的走线情况将被抽取出 RC 网表来保证整体的正确性。如图 2.2，当顶层拼接回来后顶层时序不收敛灵活接口逻辑模型可以优化各个拆分模块的接口路径使得时序收敛。
【参考文献】
相关期刊论文 前2条
1 杨磊;孙丰刚;柳平增;孙赛赛;;芯片层次化物理设计中的时序预算及时序收敛[J];计算机与数字工程;2011年10期
2 简贵胄,葛宁,冯重熙;静态时序分析方法的基本原理和应用[J];计算机工程与应用;2002年14期
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1 詹武;层次化物理设计中时序预算及优化方法[D];国防科学技术大学;2015年
2 栾晓琨;基于QX多核芯片的层次化物理设计[D];国防科学技术大学;2009年
3 陈琳;用于大型数字集成电路的层次化设计的研究[D];上海交通大学;2007年
4 徐君;深亚微米VLSI设计中的信号完整性问题研究[D];中国科学院研究生院（计算技术研究所）;2005年
本文编号：2849962
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