高速TIADC时间失配校准技术研究
发布时间：2020-10-22 16:18
现代通信系统的快速发展对模数转换器(Analog-to-Digital Converter,ADC)提出了高速、高精度的要求,但是由于工艺的限制,单片ADC的性能已经达到物理极限,时间交织ADC(Time-Interleaved ADC,TIADC)利用多个ADC并行交替采样是实现高速高精度的一种有效途径。然而在实际生产中受到工艺环境等非理想因素的影响,导致TIADC各子通道间存在失配误差,最终会造成TIADC系统动态性能的下降。本文首先介绍了高速TIADC的研究背景及意义,分析了三种主要失配:失调失配、增益失配、时间失配以及对TIADC系统性能的影响。对于校准最为复杂的时间失配误差,分别采用全数字后台校准算法和数模混合校准方法进行校准。其中全数字校准算法利用信号的特性来估算时间失配误差相关量,采用最小均方(Least Mean Square,LMS)算法迭代估算时间失配误差值,使用基于泰勒级数展开的一阶五点法补偿时间失配误差。该算法不需要参考通道,硬件消耗低,可以实现宽带宽输入;数模混合校准方法使用全数字方法提取时间失配误差,然后利用可变延迟线对时间失配误差进行补偿。本文首先基于Matlab/Simulink平台搭建了一个有效位数为8bit采样频率为1GHz的四通道TIADC时间失配误差校准模型。当输入信号的归一化频率f_(in)/f_s为0.414时,仿真结果表明,经校准后ENOB从5.58bit提高到7.88bit,SFDR从38.64dB提高到67.53dB;然后基于Modelsim平台完成全数字校准算法的RTL级仿真;接着利用Quartus II将代码下载到FPGA开发板上,完成校准算法的硬件仿真;基于SMIC 0.18um的工艺完成校准算法的ASIC设计,最后对校准算法在不同平台上的验证结果进行了比较和分析,验证了该校准算法的有效性。此外,本文还采用数模混合校准方法对时间失配误差进行校准,校准后ENOB从7.20bit提高到7.87bit,SFDR从50.75dB提高到67.53dB。
【学位单位】：合肥工业大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN792
【部分图文】：
40(b) 实验设备图 3.13 FPGA 的验证环境Fig3.13 FPGA verification environmentus II 对校准算法的程序进行综合并做相应出数据与 FPGA 开发板的通用型输入口对应，FPGA 验证时，可通过复位按IO 端口对数据进行抓取，将所需要的数据分析。经过分析，基于 FPGA 平台校准本文算法的校准后，ENOB由校准前的5
图 3.16 DC 综合时序报告Fig3.16 Design Complier synthesis timing report根据报告结果可以看出，余量(slack)为 1.49，大于 0，表示设定的周期没有出现时序违规，满足时序设计的要求。如果余量小于 0，则说明设定的关键路径太长使周期出现了时序违规，不能够满足时序设计的要求，此时有两种方法：一种是改进代码，对代码进行进一步地优化；另外一种是重新设定周期。通过 DC 时序综合报告的结果还可以知道总面积和每个与非门的面积，等效门的个数可以通过这两个面积算出来。此外，通过 DC 综合电路具体延时信息文件(.sdf)、门级电路网表(.v)文件、时序约束文件(.sdc)等也可以得到。3.6.2 校准算法的 DC 综合后仿通常情况下可以通过以下两种方法来对 DC 综合的结果进行验证：第一种是静态形式验证方式，其主要思路就是把形式验证和时序分析结合起来。在 DC 综合后的时序满足时序设计要求的情况下如果 DC 综合前后的程序功能都是相同的，
图 3.17 加入 SDF 文件的方法Fig3.17 The method of adding SDF file为了顺利完成电路的功耗分析，还需要加入仿真波形文件(.vcd)，仿真cd)是在对设计的算法进行综合后仿真的时候导出的。需要在 Testbenc段代码才可以导出功耗分析所需的仿真波形文件(.vcd)，相应添加的代$dumpfile(“top.vcd”)$dumpvars(“0,testbeench.top”)$dumpon综合后仿真以后会产生的一系列二进制数，此时通过二-十进制转换代进制数转化为等值的十进制数，之后利用 Matlab 对这些十进制数据进，Matlab 频谱分析的结果如图 3.18 所示。
【参考文献】
本文编号：2851824
【学位单位】：合肥工业大学
【学位级别】：硕士
【学位年份】：2019
【中图分类】：TN792
【部分图文】：
40(b) 实验设备图 3.13 FPGA 的验证环境Fig3.13 FPGA verification environmentus II 对校准算法的程序进行综合并做相应出数据与 FPGA 开发板的通用型输入口对应，FPGA 验证时，可通过复位按IO 端口对数据进行抓取，将所需要的数据分析。经过分析，基于 FPGA 平台校准本文算法的校准后，ENOB由校准前的5
图 3.16 DC 综合时序报告Fig3.16 Design Complier synthesis timing report根据报告结果可以看出，余量(slack)为 1.49，大于 0，表示设定的周期没有出现时序违规，满足时序设计的要求。如果余量小于 0，则说明设定的关键路径太长使周期出现了时序违规，不能够满足时序设计的要求，此时有两种方法：一种是改进代码，对代码进行进一步地优化；另外一种是重新设定周期。通过 DC 时序综合报告的结果还可以知道总面积和每个与非门的面积，等效门的个数可以通过这两个面积算出来。此外，通过 DC 综合电路具体延时信息文件(.sdf)、门级电路网表(.v)文件、时序约束文件(.sdc)等也可以得到。3.6.2 校准算法的 DC 综合后仿通常情况下可以通过以下两种方法来对 DC 综合的结果进行验证：第一种是静态形式验证方式，其主要思路就是把形式验证和时序分析结合起来。在 DC 综合后的时序满足时序设计要求的情况下如果 DC 综合前后的程序功能都是相同的，
图 3.17 加入 SDF 文件的方法Fig3.17 The method of adding SDF file为了顺利完成电路的功耗分析，还需要加入仿真波形文件(.vcd)，仿真cd)是在对设计的算法进行综合后仿真的时候导出的。需要在 Testbenc段代码才可以导出功耗分析所需的仿真波形文件(.vcd)，相应添加的代$dumpfile(“top.vcd”)$dumpvars(“0,testbeench.top”)$dumpon综合后仿真以后会产生的一系列二进制数，此时通过二-十进制转换代进制数转化为等值的十进制数，之后利用 Matlab 对这些十进制数据进，Matlab 频谱分析的结果如图 3.18 所示。
【参考文献】
相关期刊论文 前2条
1 杨扩军;田书林;蒋俊;曾浩;;基于TIADC的20 GS/s高速数据采集系统[J];仪器仪表学报;2014年04期
2 霍然;邹月娴;;基于K渐变传输线的TIADC低失配宽带前端功率分配器设计[J];数据采集与处理;2011年06期
相关硕士学位论文 前3条
1 蹇茂琛;时间交织ADC全数字校准算法的研究与设计[D];合肥工业大学;2017年
2 刘言言;时间交织ADC后台数字校准算法的研究[D];合肥工业大学;2016年
3 李嘉鸿;基于多通道TIADC的超高速采样技术研究[D];浙江大学;2013年
本文编号：2851824
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