面向DVS-MVI多核SOC的测试优化技术研究

发布时间：2020-12-04 00:32

　　DVS-MVI多核SOC凭借低功耗、高性能等优点,受到航空、航天、消费电子等领域广泛的关注。但随着集成电路制造技术迅速发展,DVS-MVI多核SOC的测试技术面临重大挑战:一方面,随着系统规模不断增加,系统测试时间不断增加;另一方面,DVS和MVI低功耗技术的引入,系统测试必须引入额外的多电压重复测试、状态维持测试等任务来确保高故障覆盖率,导致测试时间及成本迅速增加,严重影响系统生产周期。因此,研究缩短DVS-MVI多核SOC测试时间的优化方法就变得十分有意义。本文针对DVS-MVI多核SOC的测试时间优化问题,分别从IP核扫描链封装、IP核测试结构和系统级测试调度算法等三个方面展开优化研究:（1）针对IP核扫描链平衡封装问题,本文提出一种基于“基准量+裕量”拆分重组的扫描链平衡算法（IFSR）,主要思想是:根据IP核扫描链长度选取一个合适基准块作为标尺的基本单位,对各内扫描链长度进行测量,拆分内扫描链的基准量和裕量,再通过“近似封装”、“重组”两阶段优化确定IP核的平衡封装结果。ITC’02标准测试集实验表明:相比于BFD、MVAL、TAD（ADJ）算法,本方法获得了更均衡封装结果,... 

【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校

【文章页数】：88 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第1章 绪论
    1.1 课题背景及目的和意义
        1.1.1 课题背景
        1.1.2 课题目标及意义
    1.2 可测性设计技术
        1.2.1 模块化测试结构
        1.2.2 IEEE1500测试封装设计
        1.2.3 扫描路径法
    1.3 测试优化技术及其研究现状
        1.3.1 DVS-MVI多核SOC测试挑战
        1.3.2 IP核级测试优化技术
        1.3.3 系统级测试优化技术
    1.4 本文主要研究内容及结构
第2章 IP核扫描链封装的优化设计
    2.1 引言
    2.2 IP核扫描链平衡封装算法概述
        2.2.1 一次分配算法
        2.2.2 二次分配算法
    2.3 基于“基准量+裕量”拆分重组的扫描链平衡算法
        2.3.1 算法动机
        2.3.2 IFSR算法主要思想
        2.3.3 IFSR算法举例分析
    2.4 实验验证及结果分析
        2.4.1 ITC’02 标准测试集介绍
        2.4.2 p93791标准电路实验结果及分析
        2.4.3 全部标准电路实验结果及分析
    2.5 本章小结
第3章 IP核测试结构的优化设计
    3.1 引言
    3.2 基于IEEE1500封装的IP核测试时间分析
        3.2.1 基于DVS的IP核测试时间增加来源
        3.2.2 简单的DVS-MVI多核SOC的例子分析
    3.3 基于“资源复用”的IP核测试结构设计
        3.3.1 测试封装结构设计
        3.3.2 TAM结构设计
        3.3.3 IP核工作角色与数据流
        3.3.4 功能仿真验证
    3.4 流水线式测试流程及数学模型
        3.4.1 流水线式测试流程
        3.4.2 数学模型
    3.5 实验验证及结果分析
    3.6 本章小结
第4章 系统级测试调度优化算法的研究
    4.1 引言
    4.2 系统级测试调度问题及差分进化算法
        4.2.1 系统级测试调度问题
        4.2.2 差分进化算法
AS）">    4.3 基于多相位交叉操作的差分进化算法（JADE-M_AS）
        4.3.1 基于旋转策略的多相位叉操作
        4.3.2 CEC2013测试集实验验证
    4.4 基于JADE-MAS求解系统级测试调度问题
        4.4.1 个体编码方式及初始化
        4.4.2 适应度评价函数
        4.4.3 算法流程
    4.5 实验验证及结果分析
    4.6 本章小结
结论
参考文献
攻读硕士学位期间发表的论文及其它成果
致谢



本文编号：2896719