基于28NM工艺ASIC芯片的时钟树综合优化研究
发布时间：2020-12-09 06:48
随着晶体管特征尺寸不断减小,芯片规模和工作频率逐渐提高,时序收敛成为数字集成电路设计中的重点和难点。在数字电路中,时钟信号占据着重要地位,所有的数据都是根据时钟信号来传输的,它是数据传输的基准,对芯片的功能、性能以及稳定性有着重要的影响,所以时钟网络的设计在数字芯片设计过程中受到了广泛的关注。时钟树综合(Clock Tree Synthesis,CTS)是数字集成电路物理实现过程中的关键组成部分之一,其主要目标就是最小化时钟偏移(clock skew),满足时序收敛要求,同时尽可能的减少时钟插入延迟和驱动器数目,提高时钟树性能。在数字芯片中,时钟树性能的好坏直接影响整个芯片的面积、功耗以及成本。本文基于UMC 28nm工艺的数字ASIC芯片,使用Cadence公司的SoC Encounter工具完成布局布线工作,提出了一种有效的时钟树综合策略,芯片规模约230万门,最高时钟频率为836MHz。本文根据ASIC芯片的要求,设计了一种布图规划方案,从布局结果可以看出,该方案提高了关键路径的可布通性,拥塞程度在可接受范围内,并满足时序和面积的要求。然后根据时钟结构特点,提出了分步时钟树综合策...
【文章来源】：天津工业大学天津市
【文章页数】：76 页
【学位级别】：硕士
【部分图文】：
图２－４时序电路模型??Ｓｅｔｕｐ要求同步输入数据（Ｄ）必须在时钟信号前某个时间段到达且不发生??，这
Ｈ树的中心处到每个寄存器的时钟端的距离都相等，所以理想情况下??时钟信号能够同时到达所有的叶单元，也就是说时钟树理论上可以实现零偏差。??传统的Ｈ树结构示意图如图２－７所示。??ＦＦ?￣￣；?ＦＦ?ＦＦ?；＾ＦＦ??Ｉ?Ｊ?Ｉ??１?Ｉ?！???ＦＦ＜＊￣￣；；＞ＦＦ?ＦＦ?—￣＞ＦＦ??，□?Ｌ＿Ｊ＾—Ｊ??Ｉ?１?｜?１??｜???ＦＦ?￣￣￣￣；＞ＦＦ?ＦＦ?；；￣￣；?ＦＦ??Ｉ］?｜Ｉ?｜—１?［￣￣??ＦＦ＜?￣￣—：?ＦＦ?ＦＦ?：；?—￣一－；：?ＦＦ??图２－７?Ｈ树结构示意图??如图所示，时钟源被连接到第一级Ｈ树的中心位置以后，时钟信号就中心??点处向Ｈ树的四个角传输，将第一级时钟Ｈ树的四个角视为下一级时钟树的中??心，时钟信号接着向下一级Ｈ树传输，依次下去，经过多级卜丨树传输以后，时??钟信号最终到达各个寄存器的时钟端１ｎ］。由于Ｈ树是是对称的，时钟源到所有??时钟叶节点的距离相等，那么就能保证时钟树的每条分支路径上的延迟相同，从??而实现零偏差。但是在实际设计当中，工艺误差的存在会导致时钟延迟出现偏差。??为了保证时钟信号能够正常传播
钟信号渡越时间增，出现。驱动器插入能够减小延迟，改善时钟渡越时间，从而保证时钟信号传输的正确性。此外，插入的驱动器还起到后级的作用，使得前一级的吋钟信号不受驱动器后面的负载的影响。??４网状型结构??对于规模大的时钟网络，采用网状型结构时钟树可以获取较小的时钟偏型结构如图２－１０所示，平衡二叉树结构最后一级驱动器输出不再与寄存端直接相连，而是短接在一起形成一个纵横交错的网状结构。该网格在整中均匀分布，它的每一个格点上都可以获得时钟信号，所以处于芯片中任的寄存器都可挂载到网格格点上在网状型结构中，由于驱动器的输出在一起，相当于时钟信号的起点被挪到了时钟网格上，也就是说时钟路径路径变长，这有利于减小时钟偏移。另一方面，网状结构能够很好的降低差（ｏｎ－ｃｈｉｐ?ｖａｒｉａｔｉｏｎ，ＯＣＶ）对时钟偏移的影响。但是网状型结构增加了线，会导致时钟树功耗增加。此外，目前的ＥＤＡ工具虽然支持自动化的结构时钟树生成，但是其结果并不理想，还是需要工程师凭借丰富的经验调整。??
【参考文献】：
期刊论文
[1]一种改进型FBT时钟树结构[J]. 严伟,范光宇,朱兆伟,郑永力. 微电子学. 2017(01)
[2]一种有效实现IC时序收敛的方法[J]. 祝雪菲,张万荣,万培元,林平分,王成龙,刘文斌. 微电子学. 2015(04)
[3]基于Encounter的低功耗时钟树综合研究[J]. 冯万鹏,王鸥,纪应军,宋志鹏. 电子科技. 2015(03)
[4]基于Encounter的低功耗时钟树综合方法[J]. 张婷婷,黄嵩人. 信息技术与信息化. 2015(02)
[5]Design and test of the microwave cavity in an optically-pumped Rubidium beam frequency standard[J]. 刘畅,王延辉. Chinese Physics B. 2015(01)
[6]Clock-transition spectrum of 171Yb atoms in a one-dimensional optical lattice[J]. 陈宁,周敏,陈海琴,方苏,黄良玉,张晓航,高琪,蒋燕义,毕志毅,马龙生,徐信业. Chinese Physics B. 2013(09)
[7]A clock generator for a high-speed high-resolution pipelined A/D converter[J]. 赵磊,杨银堂,朱樟明,刘帘羲. Journal of Semiconductors. 2013(02)
[8]一种高效时钟树综合实现方法[J]. 邓尧之,万培元,刘世勋,林平分. 半导体技术. 2012(03)
[9]ASIC物理设计中的时钟树综合优化研究[J]. 潘静,吴武臣,侯立刚,彭晓宏. 微电子学. 2011(06)
[10]ASIC后端设计中的时钟树综合[J]. 周广,何明华. 现代电子技术. 2011(08)
硕士论文
[1]ASIC后端设计中的时钟树综合优化研究[D]. 张婷婷.湘潭大学 2015
[2]基于Encounter的深亚微米布局设计和布线方法研究[D]. 田晓萍.西安电子科技大学 2014
[3]基于40nm工艺芯片物理设计研究[D]. 喻建军.复旦大学 2012
[4]超高频无源RFID物理设计与低功耗时钟树综合[D]. 骆建平.西安电子科技大学 2010
[5]互连线统计时序的符号化分析方法[D]. 于雪红.上海交通大学 2009
[6]关于65nm数字集成电路后端设计中串扰避免及修复方式的研究及比较[D]. 屠榆.复旦大学 2008
[7]基于Garfield5设计中时钟树综合技术研究[D]. 汪珺.东南大学 2006
[8]深亚微米工艺下签核（sign-off）静态时序分析方法与研究[D]. 施莹.浙江大学 2006
[9]深亚微米集成电路时钟线网的设计布线和优化算法研究[D]. 刘锋.上海交通大学 2006
本文编号：2906469
【文章来源】：天津工业大学天津市
【文章页数】：76 页
【学位级别】：硕士
【部分图文】：
图２－４时序电路模型??Ｓｅｔｕｐ要求同步输入数据（Ｄ）必须在时钟信号前某个时间段到达且不发生??，这
Ｈ树的中心处到每个寄存器的时钟端的距离都相等，所以理想情况下??时钟信号能够同时到达所有的叶单元，也就是说时钟树理论上可以实现零偏差。??传统的Ｈ树结构示意图如图２－７所示。??ＦＦ?￣￣；?ＦＦ?ＦＦ?；＾ＦＦ??Ｉ?Ｊ?Ｉ??１?Ｉ?！???ＦＦ＜＊￣￣；；＞ＦＦ?ＦＦ?—￣＞ＦＦ??，□?Ｌ＿Ｊ＾—Ｊ??Ｉ?１?｜?１??｜???ＦＦ?￣￣￣￣；＞ＦＦ?ＦＦ?；；￣￣；?ＦＦ??Ｉ］?｜Ｉ?｜—１?［￣￣??ＦＦ＜?￣￣—：?ＦＦ?ＦＦ?：；?—￣一－；：?ＦＦ??图２－７?Ｈ树结构示意图??如图所示，时钟源被连接到第一级Ｈ树的中心位置以后，时钟信号就中心??点处向Ｈ树的四个角传输，将第一级时钟Ｈ树的四个角视为下一级时钟树的中??心，时钟信号接着向下一级Ｈ树传输，依次下去，经过多级卜丨树传输以后，时??钟信号最终到达各个寄存器的时钟端１ｎ］。由于Ｈ树是是对称的，时钟源到所有??时钟叶节点的距离相等，那么就能保证时钟树的每条分支路径上的延迟相同，从??而实现零偏差。但是在实际设计当中，工艺误差的存在会导致时钟延迟出现偏差。??为了保证时钟信号能够正常传播
钟信号渡越时间增，出现。驱动器插入能够减小延迟，改善时钟渡越时间，从而保证时钟信号传输的正确性。此外，插入的驱动器还起到后级的作用，使得前一级的吋钟信号不受驱动器后面的负载的影响。??４网状型结构??对于规模大的时钟网络，采用网状型结构时钟树可以获取较小的时钟偏型结构如图２－１０所示，平衡二叉树结构最后一级驱动器输出不再与寄存端直接相连，而是短接在一起形成一个纵横交错的网状结构。该网格在整中均匀分布，它的每一个格点上都可以获得时钟信号，所以处于芯片中任的寄存器都可挂载到网格格点上在网状型结构中，由于驱动器的输出在一起，相当于时钟信号的起点被挪到了时钟网格上，也就是说时钟路径路径变长，这有利于减小时钟偏移。另一方面，网状结构能够很好的降低差（ｏｎ－ｃｈｉｐ?ｖａｒｉａｔｉｏｎ，ＯＣＶ）对时钟偏移的影响。但是网状型结构增加了线，会导致时钟树功耗增加。此外，目前的ＥＤＡ工具虽然支持自动化的结构时钟树生成，但是其结果并不理想，还是需要工程师凭借丰富的经验调整。??
【参考文献】：
期刊论文
[1]一种改进型FBT时钟树结构[J]. 严伟,范光宇,朱兆伟,郑永力. 微电子学. 2017(01)
[2]一种有效实现IC时序收敛的方法[J]. 祝雪菲,张万荣,万培元,林平分,王成龙,刘文斌. 微电子学. 2015(04)
[3]基于Encounter的低功耗时钟树综合研究[J]. 冯万鹏,王鸥,纪应军,宋志鹏. 电子科技. 2015(03)
[4]基于Encounter的低功耗时钟树综合方法[J]. 张婷婷,黄嵩人. 信息技术与信息化. 2015(02)
[5]Design and test of the microwave cavity in an optically-pumped Rubidium beam frequency standard[J]. 刘畅,王延辉. Chinese Physics B. 2015(01)
[6]Clock-transition spectrum of 171Yb atoms in a one-dimensional optical lattice[J]. 陈宁,周敏,陈海琴,方苏,黄良玉,张晓航,高琪,蒋燕义,毕志毅,马龙生,徐信业. Chinese Physics B. 2013(09)
[7]A clock generator for a high-speed high-resolution pipelined A/D converter[J]. 赵磊,杨银堂,朱樟明,刘帘羲. Journal of Semiconductors. 2013(02)
[8]一种高效时钟树综合实现方法[J]. 邓尧之,万培元,刘世勋,林平分. 半导体技术. 2012(03)
[9]ASIC物理设计中的时钟树综合优化研究[J]. 潘静,吴武臣,侯立刚,彭晓宏. 微电子学. 2011(06)
[10]ASIC后端设计中的时钟树综合[J]. 周广,何明华. 现代电子技术. 2011(08)
硕士论文
[1]ASIC后端设计中的时钟树综合优化研究[D]. 张婷婷.湘潭大学 2015
[2]基于Encounter的深亚微米布局设计和布线方法研究[D]. 田晓萍.西安电子科技大学 2014
[3]基于40nm工艺芯片物理设计研究[D]. 喻建军.复旦大学 2012
[4]超高频无源RFID物理设计与低功耗时钟树综合[D]. 骆建平.西安电子科技大学 2010
[5]互连线统计时序的符号化分析方法[D]. 于雪红.上海交通大学 2009
[6]关于65nm数字集成电路后端设计中串扰避免及修复方式的研究及比较[D]. 屠榆.复旦大学 2008
[7]基于Garfield5设计中时钟树综合技术研究[D]. 汪珺.东南大学 2006
[8]深亚微米工艺下签核（sign-off）静态时序分析方法与研究[D]. 施莹.浙江大学 2006
[9]深亚微米集成电路时钟线网的设计布线和优化算法研究[D]. 刘锋.上海交通大学 2006
本文编号：2906469
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