高速并行多速率算法的研究与实现

发布时间：2020-12-14 03:50

　　随着DSP(Digital Signal Processing,数字信号处理系统)的飞速发展,信号的处理、编码以及传输和存储等需要越来越大的工作量。为了节省存储空间及计算工作量,多抽样率DSP应运而生,该系统能够降低传输速率,减少存储量以及降低计算复杂度等。FPGA将采集、控制、处理、传输等功能集于一块芯片内,可编程灵活性高、开发周期短、并行计算可编程灵活性高,因而FPGA在DSP中得到了广泛的应用。本文针对多速率DSP中常用的数字滤波器,采用FPGA对其进行处理,另外,对级联积分梳状CIC滤波器和并行FIR滤波器进行了研究。本文主要研究内容及成果如下:首先,在FPGA平台上建立全并行FIR滤波器结构,通过与串行滤波器结构进行比较,该结构提高了计算能力,同时减小了运算延迟,此外,运算吞吐量也大大提高。通过结构变换,将FIR滤波器直接型结构变换为全并行FIR滤波器结构,在加法器和乘法器后面都插入相应的寄存器,构成多级流水结构,并利用网络分析仪分析滤波器性能,实现了在单个时钟周期完成一次滤波。在Altera公司的cycolone III系列芯片实现了定点并行滤波器。其次,在FIR滤波器的基... 

【文章来源】：兰州交通大学甘肃省

【文章页数】：63 页

【学位级别】：硕士

【部分图文】：

N抽头半并行FIR滤波器仿真时序图

高速并行多速率算法的研究与实现如仿真结果所示，4 倍内插信号的 DDS 输出频率为 10MHz，以 dds_out 表示，系统时钟频率为100MHz，用clk 表示，clk_system使用PLL Phase Locked Loop 产生的模块工作时钟为256MHz。data_out1，data_out2，data_out3，data_out4依次为工作时钟在下的 4 路并行输出。其仿真结果如图 5.5 所示。

图 5.5 4 倍内插并行输出结果并行算法输出波形为采样率为 256MHz 的 4 个 DDS 波形，采用高速 DA 进行，采样率将变为原来的 4 倍，其合成结果为一条 1.024GHz 的 DDS 波形。


本文编号：2915752