12.5GSPS高速数据采集模块设计与实现
发布时间：2020-12-22 00:56
当今科技的快速发展,使得电子信息领域对于各种高频信号(特别是高频小信号)的高精度、无失真采集、处理和显示变得越来越重要。对物理世界的各种高频信号的精确采集依赖于相应的高速数据采集系统,对高速数据采集系统的深入研究对电子信息领域的发展有着重要的推进作用。本文致力于高速数据采集领域研究,完成了高速数据采集模块的设计与实现。关键指标有:最高实时采样率12.5GSPS,模拟带宽4GHz,垂直分辨率8bit,有效位数6.2bit@500MHz。本文研究了基于JESD204B高速串行协议传输的时间交替采样系统,完成了12.5GSPS数据采集系统的设计,完成了系统各模块的原理图和PCB设计,并对采集系统进行了系统调试与验证。本文主要完成的工作如下:1、对数据采集和高速传输技术进行研究。结合项目需求对系统关键器件进行对比选型,并在此基础上设计12.5GSPS高速数据采集系统的总体方案。2、设计12.5GSPS数据采集系统的各个关键模块,包括信号驱动、ADC采集电路、时钟产生与分配、信号传输与缓存、数字信号处理等模块。分析TIADC系统中信号驱动和阻抗匹配的问题,结合ADC进行不同信号通道之间的一致性设...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：85 页
【学位级别】：硕士
【部分图文】：
数据采集过程示意图
灵活，同时有利于系统级采样率的扩展，所以是现阶段实现时间交替采样系统的主流方式。不过随着大规模集成电路的快速发展，国际上一些最新的高速时间交替采集系统采用了系统集成的方式，将采集系统设计在集成芯片中，依靠其先进的芯片设计制造工艺，芯片内部采用固定延迟线的方式实现“时间交替”，在系统采样率和稳定度上都有很大提高。但是由于技术封锁和技术稳定度等原因，该技术在时间交替采集系统中的应用还得到广泛推广，目前基于采样时钟相位差的交替采样技术实现方式还是以上述的第二种方式为主。其具体系统构架如下图2-2所示。图2-2基于采样时钟相位差的交替采样技术整个交替采集系统由N片ADC组成，单片ADC的最高采样率是f，由时钟
电子科技大学硕士学位论文10步的简化起到了关键的作用。不同版本的简单对比如下图所示：图2-3JESD204B不同版本的对比由图2-3可以看出，JESD204版本的两个器件之间以帧时钟为基础进行数据同步，数据传输只有一条传输链路，因而系统传输不够灵活，且速度有限。于是出现了JESD204A版本，该版本具有多通道复合链路传输结构，支持通道间传输同步，并且能进行多器件间的交互通信。最新的版本JESD204B在JESD204A的基础上进行了系统时钟方案的改进，以器件时钟的方式使传输协议的时钟方案更加灵活可靠。JESD204B共有三个子类：子类0、子类1、和子类2，最高支持12.5Gbps的接口速度[22]，使用器件时钟代替了帧时钟，子类0可向下兼容版本JESD204A，不过并不具有确定性延迟功能。此外子类1使用SYSREF同步信号在各器件之间发送并对齐本地多帧时钟。它实现数据传输同步功能，并在数据多链路之间实现已知的的、确定性的延迟。子类2需要使用SYNC信号，但没有SYSREF同步信号，由于存在SYNC信号的时序限制，子类2通常用于500MSPS以下的数据传输。在需要500MSPS以上的传输速度情况下，具有外部同步信号SYSREF时钟的子类1通常是首选，本章着重介绍的就是JESD204B子类1版本。
【参考文献】：
期刊论文
[1]基于FPGA实现JESD204B高速接口设计[J]. 曹鹏飞. 无线互联科技. 2018(23)
[2]创新时序交织结构解决实时示波器对超高带宽测试的性能需求[J]. 国外电子测量技术. 2016(03)
[3]基于JESD204B协议的数据传输接口设计[J]. 周典淼,徐晖,陈维华,李楠,孙兆林,刁节涛. 电子科技. 2015(10)
[4]基于JESD204B协议的相控阵雷达下行同步采集技术应用[J]. 陈洋,俞育新,奚俊. 雷达与对抗. 2015(02)
[5]一种手持式数字示波器的设计[J]. 彭涛,汪余. 成都航空职业技术学院学报. 2014(03)
[6]基于TIADC的20 GS/s高速数据采集系统[J]. 杨扩军,田书林,蒋俊,曾浩. 仪器仪表学报. 2014(04)
[7]基于0.18μm CMOS工艺的2 Gsps 6比特全并行模数转换器设计[J]. 刘海涛,孟桥,王志功. 高技术通讯. 2010(02)
[8]一种高速帧同步和相位模糊估计的方法及其FPGA实现[J]. 满欣,杨军,张尔扬. 现代电子技术. 2009(11)
硕士论文
[1]四通道数字示波表硬件设计[D]. 吴佳瑜.电子科技大学 2017
[2]四通道数字三维示波器存储系统的硬件设计[D]. 王翔辉.电子科技大学 2015
[3]多片ADC并行采集系统关键技术的研究[D]. 杨辰.电子科技大学 2013
本文编号：2930837
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：85 页
【学位级别】：硕士
【部分图文】：
数据采集过程示意图
灵活，同时有利于系统级采样率的扩展，所以是现阶段实现时间交替采样系统的主流方式。不过随着大规模集成电路的快速发展，国际上一些最新的高速时间交替采集系统采用了系统集成的方式，将采集系统设计在集成芯片中，依靠其先进的芯片设计制造工艺，芯片内部采用固定延迟线的方式实现“时间交替”，在系统采样率和稳定度上都有很大提高。但是由于技术封锁和技术稳定度等原因，该技术在时间交替采集系统中的应用还得到广泛推广，目前基于采样时钟相位差的交替采样技术实现方式还是以上述的第二种方式为主。其具体系统构架如下图2-2所示。图2-2基于采样时钟相位差的交替采样技术整个交替采集系统由N片ADC组成，单片ADC的最高采样率是f，由时钟
电子科技大学硕士学位论文10步的简化起到了关键的作用。不同版本的简单对比如下图所示：图2-3JESD204B不同版本的对比由图2-3可以看出，JESD204版本的两个器件之间以帧时钟为基础进行数据同步，数据传输只有一条传输链路，因而系统传输不够灵活，且速度有限。于是出现了JESD204A版本，该版本具有多通道复合链路传输结构，支持通道间传输同步，并且能进行多器件间的交互通信。最新的版本JESD204B在JESD204A的基础上进行了系统时钟方案的改进，以器件时钟的方式使传输协议的时钟方案更加灵活可靠。JESD204B共有三个子类：子类0、子类1、和子类2，最高支持12.5Gbps的接口速度[22]，使用器件时钟代替了帧时钟，子类0可向下兼容版本JESD204A，不过并不具有确定性延迟功能。此外子类1使用SYSREF同步信号在各器件之间发送并对齐本地多帧时钟。它实现数据传输同步功能，并在数据多链路之间实现已知的的、确定性的延迟。子类2需要使用SYNC信号，但没有SYSREF同步信号，由于存在SYNC信号的时序限制，子类2通常用于500MSPS以下的数据传输。在需要500MSPS以上的传输速度情况下，具有外部同步信号SYSREF时钟的子类1通常是首选，本章着重介绍的就是JESD204B子类1版本。
【参考文献】：
期刊论文
[1]基于FPGA实现JESD204B高速接口设计[J]. 曹鹏飞. 无线互联科技. 2018(23)
[2]创新时序交织结构解决实时示波器对超高带宽测试的性能需求[J]. 国外电子测量技术. 2016(03)
[3]基于JESD204B协议的数据传输接口设计[J]. 周典淼,徐晖,陈维华,李楠,孙兆林,刁节涛. 电子科技. 2015(10)
[4]基于JESD204B协议的相控阵雷达下行同步采集技术应用[J]. 陈洋,俞育新,奚俊. 雷达与对抗. 2015(02)
[5]一种手持式数字示波器的设计[J]. 彭涛,汪余. 成都航空职业技术学院学报. 2014(03)
[6]基于TIADC的20 GS/s高速数据采集系统[J]. 杨扩军,田书林,蒋俊,曾浩. 仪器仪表学报. 2014(04)
[7]基于0.18μm CMOS工艺的2 Gsps 6比特全并行模数转换器设计[J]. 刘海涛,孟桥,王志功. 高技术通讯. 2010(02)
[8]一种高速帧同步和相位模糊估计的方法及其FPGA实现[J]. 满欣,杨军,张尔扬. 现代电子技术. 2009(11)
硕士论文
[1]四通道数字示波表硬件设计[D]. 吴佳瑜.电子科技大学 2017
[2]四通道数字三维示波器存储系统的硬件设计[D]. 王翔辉.电子科技大学 2015
[3]多片ADC并行采集系统关键技术的研究[D]. 杨辰.电子科技大学 2013
本文编号：2930837
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