14nm物理设计中交叉结构布线拥塞及多点时钟树门控时钟时序问题的研究
发布时间：2021-01-12 05:31
随着半导体工艺的特征尺寸不断减小,器件开始出现了短沟道效应。该效应使得器件在亚阈值时漏电流增大,并且使器件的阈值电压也随之降低,最终导致器件组成的芯片功耗增大和性能下降。为了达到提高芯片性能和降低功耗的目的,台积电、三星、格罗方德等代工厂纷纷研发出了16/14nm、7nm工艺。先进工艺给设计人员带来了更大的设计灵活度,使得他们可以设计更复杂和性能更好的芯片。但先进工艺也给物理设计的时序收敛和布局布线带来了巨大的挑战。本论文主要研究的是基于14nm FinFET工艺的后端物理设计中交叉结构的布线拥塞及多点时钟树结构下门控时钟时序问题。本文针对14nm工艺对物理设计的时序收敛和布局布线带来的挑战,特别是交叉结构（crossbar）的布线拥塞和多点时钟树结构下的门控时钟时序问题,提出了一种有效的解决方法。并以一个位于大型SOC芯片中的百万门子模块的物理实现为例,验证所提方案的有效性。对于交叉结构的布线拥塞问题,是通过结构式布局的方法,对交叉结构进行了重新排列,解决了交叉结构因布线拥塞问题而引起的时序和设计规则违例问题。仿真结果表明在进行结构式布局后,交叉结构模块的时序违例的负总量（TNS:T...
【文章来源】：华南理工大学广东省 211工程院校 985工程院校 教育部直属院校
【文章页数】：68 页
【学位级别】：硕士
【部分图文】：
FinFET的三维立体结构图
图 1-1 FinFET 的三维立体结构图图 1-2 FinFET 立体结构剖面图图 1-1 和图 1-2 分别展示了 FinFET 的三维立体结构图以及剖面图。如图 1-1 所示，Tsi 为鳍的厚度，Lphys 为沟道长度，p 为鳍的间距，h 为 fin 的高度，则 fin 的总宽度 W满足 W=n*（2h+Tsi）。栅极包裹的结构增强了栅的控制能力，对沟道提供了更好的电学
第一章 绪论控制，从而降低了漏电流，抑制短沟道效应[5]。FinFET 对物理设计的影响，主要体现在标准单元的设计、寄生参数提取、布局可制造性设计等方面。对于全定制电路设计来说，标准单元的制作要考虑更多的比如说布线轨道的高度以及引脚的排布等。而对于半定制电路设计，标准单元的会影响到布局布线的难易程度。三维 FinFET 结构的栅控能力更强，漏电流更小，同时器件本身的电学特性杂。三维 FinFET 结构周围的电场分布复杂，使其寄生电容的分析更加困难，FinF生电容的影响已经逐渐超过器件本征电容，成为影响器件速度的主要因素之一。展示了 FinFET 器件的切面电容模型。
【参考文献】：
期刊论文
[1]14 nm FinFET栅围寄生电容的建模与拟合[J]. 郑芳林,任佳琪,刘程晟,李小进,石艳玲,孙亚宾. 微电子学. 2017(05)
[2]14 nm工艺下基于CUPF的数字IC低功耗物理设计[J]. 高华,李辉. 电子技术应用. 2017(09)
[3]16nm FinFET工艺信号EM问题的分析和解决[J]. 杨会平,蔡琰,施建安. 电子技术应用. 2017(08)
[4]数字集成电路门控时钟可靠性研究[J]. 喻贤坤,姜爽,王磊,王莉,彭斌. 电子技术应用. 2017(01)
[5]FinFET器件技术简介[J]. 马伟彬. 科技展望. 2016(16)
[6]模拟退火算法在飞机巡航最佳路线问题中的应用[J]. 牛迎春,曾璐璐,包勇. 软件导刊. 2015(08)
[7]FinFET与多重图案拆分影响下的布局和布线[J]. 电脑与电信. 2014(06)
[8]应用于大规模ASIC的线长驱动的合法化算法[J]. 高文超,周强,钱旭,蔡懿慈. 计算机科学. 2013(10)
[9]智能控制与人工神经网络[J]. 罗世凯,海涛. 中小企业管理与科技(上旬刊). 2010(01)
[10]一种求解多目标最小生成树问题的有效离散粒子群优化算法[J]. 郭文忠,陈国龙. 模式识别与人工智能. 2009(04)
硕士论文
[1]ASIC芯片的block-level的物理设计与研究[D]. 吴远民.贵州大学 2016
[2]28nm工艺下双核Cortex-A9处理器芯片的物理设计[D]. 高明.东南大学 2016
[3]基于GF14nm工艺的H.264视频解码器综合与物理实现[D]. 郝秀丽.哈尔滨理工大学 2016
[4]宽电压SoC的自适应电压频率调节系统设计[D]. 徐志鹏.东南大学 2015
[5]FPGA布局算法的研究与实现[D]. 李可.哈尔滨工业大学 2014
[6]SOI器件的辐照效应及电路加固技术的研究[D]. 潘琦.西安电子科技大学 2014
[7]多端角下时钟偏差一致性的分析与优化[D]. 张仕红.国防科学技术大学 2014
[8]纳米级MOSFETs的3D TCAD建模与结构研究[D]. 甘程.电子科技大学 2014
[9]基带芯片的低功耗时钟系统设计[D]. 李宏孝.西安电子科技大学 2014
[10]互连线RC端角的研究与定制[D]. 夏婷婷.国防科学技术大学 2013
本文编号：2972251
【文章来源】：华南理工大学广东省 211工程院校 985工程院校 教育部直属院校
【文章页数】：68 页
【学位级别】：硕士
【部分图文】：
FinFET的三维立体结构图
图 1-1 FinFET 的三维立体结构图图 1-2 FinFET 立体结构剖面图图 1-1 和图 1-2 分别展示了 FinFET 的三维立体结构图以及剖面图。如图 1-1 所示，Tsi 为鳍的厚度，Lphys 为沟道长度，p 为鳍的间距，h 为 fin 的高度，则 fin 的总宽度 W满足 W=n*（2h+Tsi）。栅极包裹的结构增强了栅的控制能力，对沟道提供了更好的电学
第一章 绪论控制，从而降低了漏电流，抑制短沟道效应[5]。FinFET 对物理设计的影响，主要体现在标准单元的设计、寄生参数提取、布局可制造性设计等方面。对于全定制电路设计来说，标准单元的制作要考虑更多的比如说布线轨道的高度以及引脚的排布等。而对于半定制电路设计，标准单元的会影响到布局布线的难易程度。三维 FinFET 结构的栅控能力更强，漏电流更小，同时器件本身的电学特性杂。三维 FinFET 结构周围的电场分布复杂，使其寄生电容的分析更加困难，FinF生电容的影响已经逐渐超过器件本征电容，成为影响器件速度的主要因素之一。展示了 FinFET 器件的切面电容模型。
【参考文献】：
期刊论文
[1]14 nm FinFET栅围寄生电容的建模与拟合[J]. 郑芳林,任佳琪,刘程晟,李小进,石艳玲,孙亚宾. 微电子学. 2017(05)
[2]14 nm工艺下基于CUPF的数字IC低功耗物理设计[J]. 高华,李辉. 电子技术应用. 2017(09)
[3]16nm FinFET工艺信号EM问题的分析和解决[J]. 杨会平,蔡琰,施建安. 电子技术应用. 2017(08)
[4]数字集成电路门控时钟可靠性研究[J]. 喻贤坤,姜爽,王磊,王莉,彭斌. 电子技术应用. 2017(01)
[5]FinFET器件技术简介[J]. 马伟彬. 科技展望. 2016(16)
[6]模拟退火算法在飞机巡航最佳路线问题中的应用[J]. 牛迎春,曾璐璐,包勇. 软件导刊. 2015(08)
[7]FinFET与多重图案拆分影响下的布局和布线[J]. 电脑与电信. 2014(06)
[8]应用于大规模ASIC的线长驱动的合法化算法[J]. 高文超,周强,钱旭,蔡懿慈. 计算机科学. 2013(10)
[9]智能控制与人工神经网络[J]. 罗世凯,海涛. 中小企业管理与科技(上旬刊). 2010(01)
[10]一种求解多目标最小生成树问题的有效离散粒子群优化算法[J]. 郭文忠,陈国龙. 模式识别与人工智能. 2009(04)
硕士论文
[1]ASIC芯片的block-level的物理设计与研究[D]. 吴远民.贵州大学 2016
[2]28nm工艺下双核Cortex-A9处理器芯片的物理设计[D]. 高明.东南大学 2016
[3]基于GF14nm工艺的H.264视频解码器综合与物理实现[D]. 郝秀丽.哈尔滨理工大学 2016
[4]宽电压SoC的自适应电压频率调节系统设计[D]. 徐志鹏.东南大学 2015
[5]FPGA布局算法的研究与实现[D]. 李可.哈尔滨工业大学 2014
[6]SOI器件的辐照效应及电路加固技术的研究[D]. 潘琦.西安电子科技大学 2014
[7]多端角下时钟偏差一致性的分析与优化[D]. 张仕红.国防科学技术大学 2014
[8]纳米级MOSFETs的3D TCAD建模与结构研究[D]. 甘程.电子科技大学 2014
[9]基带芯片的低功耗时钟系统设计[D]. 李宏孝.西安电子科技大学 2014
[10]互连线RC端角的研究与定制[D]. 夏婷婷.国防科学技术大学 2013
本文编号：2972251
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