CPT铷原子钟锁相环频率合成器设计和分析
发布时间：2021-01-12 20:47
基于CPT（相干布局囚禁）87铷原子钟设计出输出频率为3 417 MHz的锁相环频率合成器,通过ADIsimPLL仿真出最佳环路带宽,环路滤波器参数以及相位噪声等,并通过STM32对锁相环芯片进行控制。对频率合成器进行了测试,电路尺寸为40 mm×40 mm,输出信号功率范围为-4 dBm～+5 dBm可调,输出信号噪声满足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,杂散和谐波得到抑制,设计的频率合成器能很好的应用于原子钟的射频信号源。
【文章来源】：电子器件. 2020,43(01)北大核心
【文章页数】：5 页
【部分图文】：
图4 时序图
ADIsimPLL是一个综合性的锁相环频率合成器设计和仿真软件,具有极好的的仿真设计能力,基于ADI公司的锁相环芯片的设计背景,尽可能完美地利用ADISIMPLL来设计环路滤波器的相关参数以及尽可能真实地仿真电路的相位噪声。采用的滤波器是三阶无源滤波器,是只采用RC的滤波器,相对于有源环路滤波器带来噪声和零点漂移,它的成本低,噪声小,结构简单并且更加稳定,仿真出的环路滤波器的参数为C1=7.66 nF,C2=104 nF,R1=214 Ω,R2=437 Ω,C3=3.50 nF。图6是是通过ADISIMPLL仿真锁相环系统输出频率的相位噪声,可以得出在频偏100 kHz处相位噪声为-110.143 dBc/Hz,这是一个理想情况下的值,实际情况下存在电磁干扰等,相位噪声会高于理论值。并且锁相环的器件中分频器、倍频器对信号进行分频、倍频操作时,相位噪声也进行了同样的变化。在实际应用中用公式来估算相位噪声的大小。
式中:PNOUT是锁相环输出频率的相位噪声,PNNORM是锁相环的归一化带内相噪基底,主要由器件自身决定,fLO是锁相环的输出频率,是一个常数,fPD是锁相环鉴相频率,公式中只有这个参数可以改变,因此鉴相频率每增加10倍相位噪声的值就降低10 dB,因此在保证一定频率分辨率的情况下,尽量提高鉴相频率会改善相位噪声的情况。外围电路设计中10 MHz晶振和环路滤波器对相位噪声的贡献可以通过选择更好的器件或者优化电路设计来降低。ADF4351芯片的数字模块包括R分频器、N分频器、小数计数器和模数计数器,另外一共有6个寄存器从寄存器0到寄存器5,寄存器0控制16位整数分频值和12位小数分频值,二者与频率倍频倍数有关,寄存器1控制12位相位值和12位模数值,模数值与输出频率分辨率有关,寄存器2控制10位R计数器的值和电荷泵电流的设定等,寄存器3控制12位时钟分频器等参数,寄存器4控制频段选择时钟分频器和输出功率调节等参数,寄存器5是锁定检测。因为篇幅原因下面只给出程序的一部分,以下是数据传输程序:
【参考文献】：
期刊论文
[1]CPT铷原子钟微波信号源设计[J]. 杨坦,廉吉庆,王剑祥,涂建辉,崔敬忠. 电子器件. 2018(02)
[2]基于ADF4350的锁相环频率合成器设计与实现[J]. 夏江林,邹传云. 通信技术. 2018(03)
[3]低相噪低杂散650MHz点频源的设计[J]. 赵亚妮. 电子元件与材料. 2016(07)
[4]用于铯芯片级原子钟的4.596GHz射频源研制（英文）[J]. 季磊,汤亮,张忠山. 强激光与粒子束. 2015(02)
[5]CPT铯原子钟微波信号源设计与分析[J]. 廉吉庆,陈大勇,翟浩. 宇航计测技术. 2014(01)
[6]一种芯片原子钟专用锁相倍频器研究与设计实现[J]. 刘类骥,赵海清,曹远洪. 宇航计测技术. 2014(01)
[7]新型皮卫星星载接收机设计[J]. 周阳,王春晖,金小军,金仲和. 传感技术学报. 2011(05)
[8]Rb87微型CPT原子钟信号源的设计[J]. 任小红,闫树斌,刘俊,秦丽,熊继军. 通信技术. 2010(11)
博士论文
[1]相干布居数囚禁原子钟性能研究[D]. 赵劼成.中国科学院研究生院（武汉物理与数学研究所） 2013
[2]被动型相干布居数囚禁原子钟系统关键技术研究[D]. 徐建.华中科技大学 2011
硕士论文
[1]基于三阶锁相环频率合成技术的时钟源设计[D]. 韩文革.中北大学 2018
[2]低杂散、低噪声锁相倍频信号源设计[D]. 林辉.电子科技大学 2018
[3]小步进、低相噪频率合成器的设计与实现[D]. 李海华.华中科技大学 2016
[4]芯片级原子钟激光调制及CPT信号解调研究[D]. 石红.苏州大学 2014
本文编号：2973518
【文章来源】：电子器件. 2020,43(01)北大核心
【文章页数】：5 页
【部分图文】：
图4 时序图
ADIsimPLL是一个综合性的锁相环频率合成器设计和仿真软件,具有极好的的仿真设计能力,基于ADI公司的锁相环芯片的设计背景,尽可能完美地利用ADISIMPLL来设计环路滤波器的相关参数以及尽可能真实地仿真电路的相位噪声。采用的滤波器是三阶无源滤波器,是只采用RC的滤波器,相对于有源环路滤波器带来噪声和零点漂移,它的成本低,噪声小,结构简单并且更加稳定,仿真出的环路滤波器的参数为C1=7.66 nF,C2=104 nF,R1=214 Ω,R2=437 Ω,C3=3.50 nF。图6是是通过ADISIMPLL仿真锁相环系统输出频率的相位噪声,可以得出在频偏100 kHz处相位噪声为-110.143 dBc/Hz,这是一个理想情况下的值,实际情况下存在电磁干扰等,相位噪声会高于理论值。并且锁相环的器件中分频器、倍频器对信号进行分频、倍频操作时,相位噪声也进行了同样的变化。在实际应用中用公式来估算相位噪声的大小。
式中:PNOUT是锁相环输出频率的相位噪声,PNNORM是锁相环的归一化带内相噪基底,主要由器件自身决定,fLO是锁相环的输出频率,是一个常数,fPD是锁相环鉴相频率,公式中只有这个参数可以改变,因此鉴相频率每增加10倍相位噪声的值就降低10 dB,因此在保证一定频率分辨率的情况下,尽量提高鉴相频率会改善相位噪声的情况。外围电路设计中10 MHz晶振和环路滤波器对相位噪声的贡献可以通过选择更好的器件或者优化电路设计来降低。ADF4351芯片的数字模块包括R分频器、N分频器、小数计数器和模数计数器,另外一共有6个寄存器从寄存器0到寄存器5,寄存器0控制16位整数分频值和12位小数分频值,二者与频率倍频倍数有关,寄存器1控制12位相位值和12位模数值,模数值与输出频率分辨率有关,寄存器2控制10位R计数器的值和电荷泵电流的设定等,寄存器3控制12位时钟分频器等参数,寄存器4控制频段选择时钟分频器和输出功率调节等参数,寄存器5是锁定检测。因为篇幅原因下面只给出程序的一部分,以下是数据传输程序:
【参考文献】：
期刊论文
[1]CPT铷原子钟微波信号源设计[J]. 杨坦,廉吉庆,王剑祥,涂建辉,崔敬忠. 电子器件. 2018(02)
[2]基于ADF4350的锁相环频率合成器设计与实现[J]. 夏江林,邹传云. 通信技术. 2018(03)
[3]低相噪低杂散650MHz点频源的设计[J]. 赵亚妮. 电子元件与材料. 2016(07)
[4]用于铯芯片级原子钟的4.596GHz射频源研制（英文）[J]. 季磊,汤亮,张忠山. 强激光与粒子束. 2015(02)
[5]CPT铯原子钟微波信号源设计与分析[J]. 廉吉庆,陈大勇,翟浩. 宇航计测技术. 2014(01)
[6]一种芯片原子钟专用锁相倍频器研究与设计实现[J]. 刘类骥,赵海清,曹远洪. 宇航计测技术. 2014(01)
[7]新型皮卫星星载接收机设计[J]. 周阳,王春晖,金小军,金仲和. 传感技术学报. 2011(05)
[8]Rb87微型CPT原子钟信号源的设计[J]. 任小红,闫树斌,刘俊,秦丽,熊继军. 通信技术. 2010(11)
博士论文
[1]相干布居数囚禁原子钟性能研究[D]. 赵劼成.中国科学院研究生院（武汉物理与数学研究所） 2013
[2]被动型相干布居数囚禁原子钟系统关键技术研究[D]. 徐建.华中科技大学 2011
硕士论文
[1]基于三阶锁相环频率合成技术的时钟源设计[D]. 韩文革.中北大学 2018
[2]低杂散、低噪声锁相倍频信号源设计[D]. 林辉.电子科技大学 2018
[3]小步进、低相噪频率合成器的设计与实现[D]. 李海华.华中科技大学 2016
[4]芯片级原子钟激光调制及CPT信号解调研究[D]. 石红.苏州大学 2014
本文编号：2973518
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