基于卷积神经网络的ECG身份识别算法FPGA实现
发布时间：2021-01-13 22:42
随着时代的发展和社会的进步,人们对个人身份识别技术的安全性要求越来越高。生物特征识别技术相比于其他身份识别技术更加安全、方便,广泛应用于身份识别领域。在金融、安防和军事等领域,由于传统的生物特征识别技术存在着一些不足之处,比如人脸、指纹和虹膜等容易通过伪装进行仿冒,DNA验证成本较高,因此需要一种新的安全性更高的生物特征识别技术作为有效的补充。ECG（electrocardiogram,心电图）是人体中普遍存在的信号且当前采集技术比较成熟,它是基于活体采集的信号,在防伪冒方面具有天然的优势,是当前身份识别领域的研究热点。ECG身份识别技术相对于人脸、指纹等身份识别技术存在识别率较低的问题,为了提高ECG身份识别的准确率,目前研究人员常采用深度学习算法进行身份识别,其中卷积神经网络算法在解决物体分类、识别问题上具有独特的优势,然而卷积神经网络算法存在计算密集,实时性较差的问题。针对该问题,通常采用GPU（Graphics Processing Unit）或ASIC（Application Specific Integrated Circuit）等并行计算平台进行算法的加速,但是GPU存在...
【文章来源】：吉林大学吉林省 211工程院校 985工程院校 教育部直属院校
【文章页数】：70 页
【学位级别】：硕士
【部分图文】：
sigmoid激活函数
吉林大学硕士学位论文22分拥有丰富的硬件资源，使用户具有高度的自主性，用户可根据需要在PL完成各种硬件开发。其中Zynq7020芯片的PL部分包含的硬件资源有：（1）容量大小为36Kb的BRAM存储器。芯片中有140片BRAM，每片BRAM的两个端口均为独立端口且可自主配置。每片BRAM都可配置为两片容量大小为18Kb的双端口存储器，芯片总共可配置为280片每片容量大小为18Kb的存储空间。BRAM可用于FIFO缓冲以及片内数据的缓存。图2.10赛灵思PYNQ-Z2开发板图2.11Zynq-7000系列芯片简易架构图（2）DSP48E1资源。总共有220个可用于进行二进制补码乘法器/累加器的DSP48E1切片。（3）丰富的I/O接口资源。由于在单芯片上集成ARM和FPGA，如何实ARM(ProcessingSystem,PS)FPGA(ProgarmmableLogic,PL)AXIZynq7000系列芯片
第2章ECG常用身份识别算法以及开发环境概述23现PS和PL之间高效的数据交互是一个关键的问题。该芯片提供了PS与PL之间高效的互连接口，通过PS-PL接口可以实现PS内部Cortex-A9双核处理器以及PS部分其他相关的资源（比如片上存储OCM和DDR存储器）与PL内定制外设（IP核）的连接。该芯片的整体架构如图2.12所示。图2.12Zynq-7020芯片整体架构图2.4.2系统软件环境（1）Tensorflow框架该框架是谷歌公司开源的基于数据流图的科学计算库，适合用于机器学习、深度学习等人工智能领域。本文利用该框架在PC端构建卷积神经网络模型，并完成卷积神经网络模型的训练（2）VivadoVivado是Xilinx公司2012年发布的集成设计环境，在设计环境中同时允许寄存器传输级（Register-TransferLevel，RTL）的电路和基于IP核的系统级电路设计。该开发环境还为开发人员提供了IP集成器和IP封装器等设计工具，开发人员可以采用开发环境提供的IP核或者自定义功能并完成封装的IP核，极大地方便了开发人员的设计。（3）VivadoHLS对于算法级和系统级的硬件设计，使用Verilog、VHDL等硬件描述语言开发过于复杂，利用Xilinx公司的高层次综合工具VivadoHLS[53]开发RTL逻辑
本文编号：2975683
【文章来源】：吉林大学吉林省 211工程院校 985工程院校 教育部直属院校
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【学位级别】：硕士
【部分图文】：
sigmoid激活函数
吉林大学硕士学位论文22分拥有丰富的硬件资源，使用户具有高度的自主性，用户可根据需要在PL完成各种硬件开发。其中Zynq7020芯片的PL部分包含的硬件资源有：（1）容量大小为36Kb的BRAM存储器。芯片中有140片BRAM，每片BRAM的两个端口均为独立端口且可自主配置。每片BRAM都可配置为两片容量大小为18Kb的双端口存储器，芯片总共可配置为280片每片容量大小为18Kb的存储空间。BRAM可用于FIFO缓冲以及片内数据的缓存。图2.10赛灵思PYNQ-Z2开发板图2.11Zynq-7000系列芯片简易架构图（2）DSP48E1资源。总共有220个可用于进行二进制补码乘法器/累加器的DSP48E1切片。（3）丰富的I/O接口资源。由于在单芯片上集成ARM和FPGA，如何实ARM(ProcessingSystem,PS)FPGA(ProgarmmableLogic,PL)AXIZynq7000系列芯片
第2章ECG常用身份识别算法以及开发环境概述23现PS和PL之间高效的数据交互是一个关键的问题。该芯片提供了PS与PL之间高效的互连接口，通过PS-PL接口可以实现PS内部Cortex-A9双核处理器以及PS部分其他相关的资源（比如片上存储OCM和DDR存储器）与PL内定制外设（IP核）的连接。该芯片的整体架构如图2.12所示。图2.12Zynq-7020芯片整体架构图2.4.2系统软件环境（1）Tensorflow框架该框架是谷歌公司开源的基于数据流图的科学计算库，适合用于机器学习、深度学习等人工智能领域。本文利用该框架在PC端构建卷积神经网络模型，并完成卷积神经网络模型的训练（2）VivadoVivado是Xilinx公司2012年发布的集成设计环境，在设计环境中同时允许寄存器传输级（Register-TransferLevel，RTL）的电路和基于IP核的系统级电路设计。该开发环境还为开发人员提供了IP集成器和IP封装器等设计工具，开发人员可以采用开发环境提供的IP核或者自定义功能并完成封装的IP核，极大地方便了开发人员的设计。（3）VivadoHLS对于算法级和系统级的硬件设计，使用Verilog、VHDL等硬件描述语言开发过于复杂，利用Xilinx公司的高层次综合工具VivadoHLS[53]开发RTL逻辑
本文编号：2975683
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