基于高速SerDes中非等值尾电流源技术的新型高线性度相位插值器设计

发布时间：2021-01-15 23:15

　　为解决高速串行接口（SerDes）中时钟数据恢复电路（CDR）的恢复时钟抖动较大的问题,设计了一种基于非等值尾电流源技术的新型高速高线性度相位插值器。该技术在分析相位插值器输入控制码和输出时钟相位产生非线性机理的基础上,通过计算晶体管电路中插值器输出时钟相位与尾电流源权重的反函数关系,精确设计了相位插值器中尾电流源阵列参数,实现了高速率下相位插值器的高线性度关系,有效提高了CDR恢复时钟抖动性能。通过设计一款基于CMOS 65nm工艺的22Gb/s SerDes接收机对该技术进行了验证。电路后端仿真结果表明:相较于传统结构,该相位插值器线性度提高了55.1%,CDR恢复时钟的抖动性能提高了22.5%。 

【文章来源】：空军工程大学学报(自然科学版). 2020,21(04)北大核心

【文章页数】：7 页

【部分图文】：

PI型CDR接收机系统架构

图2为传统等值电流源型相位插值器结构，输入晶体管M1、M2、M3、M4的尺寸均相同，负载R1、R2相等，且等于R，输入信号为2对正交的差分信号VIP、VQP、VIN、VQN，其相位分别为0°、90°、180°、270°。相位插值器对这2对时钟进行相位插值，可得到相位介于二者之间的恢复时钟[16]。通过改变这2个差动对的尾电流可以调整恢复时钟的相位[17]。由图2可得输出电压：

输出相位如图3所示。由式（11）可知，φout大小仅由Q通路与I通路晶体管宽长比与电流之积平方根的比值决定，这样输出相位基本不随温度的变化而变化。这种结构的尾电流由16个等值电流源阵列组成，通过控制各支路尾电流源的比例来改变输出信号的相位，每个电流源的电流大小为：

【参考文献】：
期刊论文
[1]一种1 GHz～6 GHz宽频高线性度相位插值电路的设计与实现[J]. 刘颖,田泽,吕俊盛,邵刚,胡曙凡,李嘉.  电子技术应用. 2020(04)
[2]适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器[J]. 辛可为,吕方旭,王建业,王和明.  空军工程大学学报(自然科学版). 2019(05)
[3]高速Serdes技术的发展趋势和挑战[J]. 湛伟.  电子产品世界. 2019(09)
[4]一种基于相位插值器的低抖动串行链路接收器[J]. 吕俊盛,邵刚,田泽.  半导体技术. 2016(06)
[5]时钟数据恢复电路中的线性相位插值器[J]. 张瑶,张鸿,李梁,杜鑫,程军.  西安交通大学学报. 2016(02)
[6]适用于连续数据速率CDR的相位插值器研制[J]. 矫逸书,周玉梅,蒋见花,吴斌.  半导体技术. 2010(10)
[7]时钟数据恢复电路中相位插值器的分析和设计(英文)[J]. 孙烨辉,江立新.  半导体学报. 2008(05)

博士论文
[1]高能效低抖动时钟数据恢复电路的关键技术研究与设计[D]. 黄森.中国科学技术大学 2018
[2]高速SerDes系统的时钟恢复电路设计研究[D]. 郭俊.浙江大学 2017

硕士论文
[1]适用于串行接口的时钟数据恢复电路的设计[D]. 牛晓良.北京理工大学 2016
[2]高速SerDes中时钟数据恢复电路的设计研究[D]. 钟威.国防科学技术大学 2015
[3]2.5Gbps时钟数据恢复电路的设计[D]. 杨宗雄.电子科技大学 2012



本文编号：2979682