源端射频干扰下CMOS数字电路的时序失效机理

发布时间：2021-01-19 16:57

　　当前CMOS数字芯片设计流程缺少对电路电磁抗扰性的检验。大幅电磁干扰会导致数字电路出现电路失效,但电路失效的原因以及电路失效与幅度和频率等干扰参数的关系尚不清楚。针对这一问题,详细研究了源端射频干扰下CMOS数字电路的工作状态。通过给出失效与干扰参数的关系的基本理论,得到CMOS数字电路在受扰情况下的失效原因。结果表明,时序错误是大幅电磁干扰引起CMOS电路失效的主要原因。电路失效可通过电路路径延时的漂移和抖动来解释,漂移和抖动与电磁干扰的幅度和频率存在特定关系,因此时序失效是可预测的。基本理论所描述的失效规律可作为EDA工具的原理,用于芯片设计早期阶段对电路的抗扰性检验。 

【文章来源】：微电子学. 2020,50(04)北大核心

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【部分图文】：

数据与时钟路径的结构

图1 数据与时钟路径的结构源端干扰对路径延迟的影响主要有两个:一个是干扰造成的时序漂移[6],另一个是干扰造成的时序抖动[7]。以下详细解释两个影响的产生机理。

延时漂移的形成原因及其特点


本文编号：2987364