全数字可综合低功耗时钟生成器的设计与实现
发布时间：2021-01-21 05:35
全数字可综合时钟生成器相对于传统模拟时钟生成器,具有低功耗、芯片面积小、不同工艺制程下高可移植性的优点。在现代通讯技术高速发展的今天,低功耗小面积集成芯片的运用环境越来越多。带有动态频率调整输出的时钟生成器,能够很好地控制电路系统在不同工作负载下的功耗,延长可用时间。同时,可综合的全数字电路设计能够在不同的工艺制程下实现快速移植,不用进行重新定制设计,因此本文选取了全数字可综合时钟生成器进行研究与设计实现。本文首先提出了一种新的核心频率振荡模块结构,在原有环形振荡链的基础上,加入了延时单元旁路功能,可供选择的延时单元级数增加,使得输出的频率范围更广;针对振荡环路中出现某个延时单元有故障的情况,通过旁路该延时单元能够实现时钟生成器的正常工作,提升系统整体鲁棒性;此外,使用偶数组延时单元时,频率粗调节模块可以作为延时锁定环的延时链使用,提供对参考时钟的多相位同步信号输出,组成多功能倍频延时锁定环;也可以优化延时锁定环对应的延时单元的控制电路,使用奇数组的延时单元,组成一个低功耗锁相环,为系统提供多样化设计方案。针对新的的核心频率振荡结构,本文提出了相应的频率搜索算法与两种时钟生成器工作模式...
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
系统时钟频率与动态功耗关系图
由于动态调节时钟频率在节约能耗和提升系统鲁棒性方面起着重要作用，因此之前的研究成果中提出了各种时钟生成器的设计。时钟发生器两个热门研究方向分为延迟锁相环（DLL）和锁相环（PLL）两个分支。PLL 可以自行提供各种频率，并动态调整它[24]传统 DLL 只能输出与参考相同的频率，但通过振荡器或边缘合成器等额外电路，它也可以成为动态时钟发生器。2.2 数字时钟生成器简介时钟源是数字电路中最关键的输入模块之一，同时在模数转换器[25]ADC）的量化和比较中有着至关重要的作用。当前研究成果中，数字时钟生成器主要分为两大热门研究方向，数字倍频延时锁定环（Multiplying Delay-Lock Loop,MDLL）与数字锁相环（Digital Phase-Lock Loop,DPLL）。这两种数字时钟生成器都由模拟电路模块发展而来，因此在进行时钟生成器的设计之前，对这两种类型的时钟生成器的基本原理、分类、结构类型与性能参数进行介绍。2.2.1 数字倍频延时锁定环基本原理
图 2-3 数字锁相环框图数字锁相环[29]（DPLL）框图如上图 2-3 所示，DPLL 由数字鉴相器（PFD）、数字环路滤波器（DLF）、数字控制振荡器（DCO）和分频器（Divider）组成。和 MDLL 不同的是，DPLL 里没有延时链，取而代之的是数字控制振荡器。作为DPLL 核心模块，DCO 可以根据数字频率控制信号，调整不同的振荡频率输出。振荡频率经过分频之后，给回到 PFD，用于比较本地振荡频率与输入参考时钟的差异。PFD 根据相位比较结果，给出数字控制字输出。环路滤波器滤除数字控制字中的杂波后，将控制信号给到数字控制振荡器，进行下一轮的频率调整。振荡频率的输出范围由输入参考信号，数字控制振荡器，分频器三者共同决定。2.3 数字倍频延时锁定环延时锁定环(Delay Lock-Loop)随着集成电路的发展，可以根据实现方式和功能的不同来分类：传统模拟延时锁定环(Analog DLL)、数字延时锁定环(Digital DLL)、边沿合成倍频延时锁定环[30](Edge Combiner MDLL)、全数字倍频延时锁定环(All
本文编号：2990564
【文章来源】：电子科技大学四川省 211工程院校 985工程院校 教育部直属院校
【文章页数】：81 页
【学位级别】：硕士
【部分图文】：
系统时钟频率与动态功耗关系图
由于动态调节时钟频率在节约能耗和提升系统鲁棒性方面起着重要作用，因此之前的研究成果中提出了各种时钟生成器的设计。时钟发生器两个热门研究方向分为延迟锁相环（DLL）和锁相环（PLL）两个分支。PLL 可以自行提供各种频率，并动态调整它[24]传统 DLL 只能输出与参考相同的频率，但通过振荡器或边缘合成器等额外电路，它也可以成为动态时钟发生器。2.2 数字时钟生成器简介时钟源是数字电路中最关键的输入模块之一，同时在模数转换器[25]ADC）的量化和比较中有着至关重要的作用。当前研究成果中，数字时钟生成器主要分为两大热门研究方向，数字倍频延时锁定环（Multiplying Delay-Lock Loop,MDLL）与数字锁相环（Digital Phase-Lock Loop,DPLL）。这两种数字时钟生成器都由模拟电路模块发展而来，因此在进行时钟生成器的设计之前，对这两种类型的时钟生成器的基本原理、分类、结构类型与性能参数进行介绍。2.2.1 数字倍频延时锁定环基本原理
图 2-3 数字锁相环框图数字锁相环[29]（DPLL）框图如上图 2-3 所示，DPLL 由数字鉴相器（PFD）、数字环路滤波器（DLF）、数字控制振荡器（DCO）和分频器（Divider）组成。和 MDLL 不同的是，DPLL 里没有延时链，取而代之的是数字控制振荡器。作为DPLL 核心模块，DCO 可以根据数字频率控制信号，调整不同的振荡频率输出。振荡频率经过分频之后，给回到 PFD，用于比较本地振荡频率与输入参考时钟的差异。PFD 根据相位比较结果，给出数字控制字输出。环路滤波器滤除数字控制字中的杂波后，将控制信号给到数字控制振荡器，进行下一轮的频率调整。振荡频率的输出范围由输入参考信号，数字控制振荡器，分频器三者共同决定。2.3 数字倍频延时锁定环延时锁定环(Delay Lock-Loop)随着集成电路的发展，可以根据实现方式和功能的不同来分类：传统模拟延时锁定环(Analog DLL)、数字延时锁定环(Digital DLL)、边沿合成倍频延时锁定环[30](Edge Combiner MDLL)、全数字倍频延时锁定环(All
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