高速光传输系统前向纠错编码的设计与FPGA实现
发布时间：2021-01-31 00:57
在超100 G光网络中,由于光信噪比恶化导致了误码严重等问题,因此在光网络中普遍使用前向纠错编码。传统的RS编码器时延大,不能满足目前高速光网络的需求,且高速编码器相关的研究也非常少;RS译码器的研究大多集中在关键方程求解算法,针对降低时延方法的研究也较少。另一方面,近些年提出的极化码在理论上可以达到信道容量的极限,因而得到了广泛的关注,并有很大发展,是下一代前向纠错编码的热门研究内容。针对这些问题,本文做了以下几方面的研究:（1）针对目前100GE和400GE以太网接口中使用的前向纠错编码——里德-所罗门（544,514）码,提出了递推并行的编、译码结构,并通过FPGA实现,单个编码器模块的吞吐量超过36 Gbit/s,计算校验位的延时约0.14,译码器单模块吞吐量超过66Gbit/s,延时约0.17,完全满足当下高速光网络需要。（2）研究了极化码的编译码方法,并针对将来的灵活光网络,提出三种极化码与里德-所罗门码级联的方案:两种固定速率的级联码和一种二维帧结构的级联码型。前两种码型适用于低信噪比时,误码较高的场景;二维帧结构的级联码则可以灵活改变信息速率和开销比,能满足各种信噪比条...
【文章来源】：武汉邮电科学研究院湖北省
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
RS(544,514)编码器
武汉邮电科学研究院硕士学位论文13特别地，当<4时有3(4)=(4)[3000230012300123](4)2(4)=(4)[g2000g1g200g0g1g200g0g1g2](4)1(4)=(4)[1000010000100001](4)0(4)=(4)[0000000000000000](4)观察式(2-13)可以发现，其中的常数部分可以定义为一个列向量(4)=[000100210321](4)=[0()1()2()3()](2-14)其中0()~3()对于特定的寄存器而言，是4个常系数，于是有(4)=4(0)+(4)(4)(2-15)同样地，约定若下标出现负值，则该项为0，舍去。由式(2-15)可以方便地得到每个(4)的逻辑电路图，乘法器均为常系数乘法器，图2-3所示为(4)的逻辑电路图。图2-2(4)的逻辑电路图
武汉邮电科学研究院硕士学位论文14观察以上(2-13)~(2-15)式可以发现，式(2-15)分成了变量和常数两部分，其中第4个寄存器的值4(0)和行向量(4)为变量，列向量(4)为常数。因此，可以提前使用Matlab软件等工具计算出(4)的值来，最终实现的乘法操作只需要4*30=120个10比特常数GF乘法器，节省了资源，同时将结构扁平化。信号输入采用40bit位宽，并在最初的输入前面补上两个0码元，因此，516个码元4倍并行编码需要129个周期，此外再加上1个周期用来初始化各寄存器的值，每个工作循环需要130个时钟周期，4倍并行编码器的整体框图如图2-3所示，对于本文中讨论的KP4-FEC，即RS(544,514)有2=30，4倍并行故取4。如图2-3中的30个~模块即为图2-2中虚线框内的电路。图2-34倍并行编码器的整体框图在=8时，也可以推出类似的8并行编码方式，两种方式计算出的各项乘法系数见表2-1、表2-2。
【参考文献】：
期刊论文
[1]一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现[J]. 施泓昊,吕建新. 光通信研究. 2019(06)
硕士论文
[1]速率兼容的极化码编译码算法研究[D]. 王莎.哈尔滨工业大学 2017
[2]极化码简化编译码算法及其在MIMO系统的应用[D]. 冯博文.哈尔滨工业大学 2016
[3]高效Reed-Solomon码硬判决译码器的研究与设计[D]. 彭星入.天津大学 2016
[4]基于FPGA的RS（255，223）编解码器的高速并行实现[D]. 刘文国.电子科技大学 2009
本文编号：3009911
【文章来源】：武汉邮电科学研究院湖北省
【文章页数】：78 页
【学位级别】：硕士
【部分图文】：
RS(544,514)编码器
武汉邮电科学研究院硕士学位论文13特别地，当<4时有3(4)=(4)[3000230012300123](4)2(4)=(4)[g2000g1g200g0g1g200g0g1g2](4)1(4)=(4)[1000010000100001](4)0(4)=(4)[0000000000000000](4)观察式(2-13)可以发现，其中的常数部分可以定义为一个列向量(4)=[000100210321](4)=[0()1()2()3()](2-14)其中0()~3()对于特定的寄存器而言，是4个常系数，于是有(4)=4(0)+(4)(4)(2-15)同样地，约定若下标出现负值，则该项为0，舍去。由式(2-15)可以方便地得到每个(4)的逻辑电路图，乘法器均为常系数乘法器，图2-3所示为(4)的逻辑电路图。图2-2(4)的逻辑电路图
武汉邮电科学研究院硕士学位论文14观察以上(2-13)~(2-15)式可以发现，式(2-15)分成了变量和常数两部分，其中第4个寄存器的值4(0)和行向量(4)为变量，列向量(4)为常数。因此，可以提前使用Matlab软件等工具计算出(4)的值来，最终实现的乘法操作只需要4*30=120个10比特常数GF乘法器，节省了资源，同时将结构扁平化。信号输入采用40bit位宽，并在最初的输入前面补上两个0码元，因此，516个码元4倍并行编码需要129个周期，此外再加上1个周期用来初始化各寄存器的值，每个工作循环需要130个时钟周期，4倍并行编码器的整体框图如图2-3所示，对于本文中讨论的KP4-FEC，即RS(544,514)有2=30，4倍并行故取4。如图2-3中的30个~模块即为图2-2中虚线框内的电路。图2-34倍并行编码器的整体框图在=8时，也可以推出类似的8并行编码方式，两种方式计算出的各项乘法系数见表2-1、表2-2。
【参考文献】：
期刊论文
[1]一种100 Gbit/s/400 Gbit/s光网络低时延FEC编译码的FPGA实现[J]. 施泓昊,吕建新. 光通信研究. 2019(06)
硕士论文
[1]速率兼容的极化码编译码算法研究[D]. 王莎.哈尔滨工业大学 2017
[2]极化码简化编译码算法及其在MIMO系统的应用[D]. 冯博文.哈尔滨工业大学 2016
[3]高效Reed-Solomon码硬判决译码器的研究与设计[D]. 彭星入.天津大学 2016
[4]基于FPGA的RS（255，223）编解码器的高速并行实现[D]. 刘文国.电子科技大学 2009
本文编号：3009911
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