12.5Gb/s SerDes CDR中频率锁定环路的设计

发布时间：2021-02-01 12:25

　　最近的研究表明,为了满足传输高速数据的需求,串行通信系统的带宽平均每两年增长为原来的2到3倍。作为SerDes系统中的关键模块,时钟数据恢复电路（Clock and Data Recovery,CDR）直接限制了数据传输速率的提高。因此,实现高速的CDR电路在过去一直是人们追求的目标,并且将继续持续下去。而对于基于锁相环（Phase-Locked Loop,PLL）的CDR电路来说,为了能够处理高速的数据流,需要高速时钟对输入数据进行采样。同样,为了提高采样精度,又需要时钟具有很低的抖动。因此,实现能够产生高速低抖动时钟功能的PLL模块是实现高速CDR系统的重要前提。在高速SerDes数据传输的项目背景下,本文设计实现了一种应用于12.5Gb/s SerDes CDR中的频率锁定环路,其本质便是一个PLL电路。为了实现输出时钟的高速和低抖动特性,本文主要对PLL中的三个模块进行了重点设计:第一,提出了一种新型的环形压控振荡器（Voltage-Controlled Oscillator,VCO）延迟单元结构,即无尾电流源的交叉耦合结构,该结构能够有效降低VCO的压控增益,并且能够将VCO... 

【文章来源】：哈尔滨工业大学黑龙江省 211工程院校 985工程院校

【文章页数】：67 页

【学位级别】：硕士

【文章目录】：
摘要
Abstract
第1章 绪论
    1.1 课题来源及研究目的和意义
    1.2 国内外研究现状
        1.2.1 国外研究现状
        1.2.2 国内研究现状
        1.2.3 研究现状分析
    1.3 本文研究内容
第2章 频率锁定环路的原理及系统设计
    2.1 时钟数据恢复电路简介
        2.1.1 CDR电路基本原理
        2.1.2 CDR电路的常用结构
        2.1.3 基于PLL的CDR的改进结构
    2.2 频率锁定环路基本原理
        2.2.1 鉴频鉴相器基本原理
        2.2.2 电荷泵基本原理
        2.2.3 低通滤波器基本原理
        2.2.4 压控振荡器基本原理
        2.2.5 分频器基本原理
    2.3 频率锁定环路数学模型及参数设计
        2.3.1 频率锁定环路数学模型
        2.3.2 频率锁定环路的参数设计
    2.4 频率锁定环路的Verilog-A建模及仿真
    2.5 本章小结
第3章 频率锁定环路的电路设计
    3.1 鉴频鉴相器的电路实现
        3.1.1 传统的鉴频鉴相器电路结构
        3.1.2 动态结构的鉴频鉴相器实现
        3.1.3 鉴频鉴相器仿真结果
    3.2 电荷泵的电路实现
        3.2.1 传统的电荷泵电路
        3.2.2 改进的电荷泵电路
        3.2.3 基准电流产生电路
        3.2.4 电荷泵仿真结果
    3.3 压控振荡器的电路实现
        3.3.1 传统的压控振荡器延迟单元
        3.3.2 新型交叉耦合延迟单元
        3.3.3 输出整形电路设计
        3.3.4 压控振荡器仿真结果
    3.4 分频器的电路实现
        3.4.1 分频器的设计
        3.4.2 分频器仿真结果
    3.5 频率锁定环路整体仿真
    3.6 本章小结
第4章 频率锁定环路版图设计
    4.1 各模块的版图设计
        4.1.1 鉴频鉴相器的版图设计
        4.1.2 电荷泵的版图设计
        4.1.3 压控振荡器的版图设计
        4.1.4 分频器的版图设计
    4.2 CDR整体版图设计
    4.3 版图后仿真
    4.4 本章小结
结论
参考文献
攻读硕士学位期间发表的论文及其它成果
致谢


【参考文献】：
期刊论文
[1]Design of 25 Gbit/s half-rate CDR with 1:2 demultiplexer for 100 GbE optical interconnects[J]. Hu Zhengfei,Chen Yingmei,Yao Jianguo,Xue Shaojia.  The Journal of China Universities of Posts and Telecommunications. 2015(02)
[2]高速时钟与数据恢复电路技术研究[J]. 张长春,王志功,郭宇峰,施思.  电路与系统学报. 2012(03)
[3]用于电荷泵锁相环的无源滤波器的设计[J]. 姜梅,刘三清,李乃平,陈钊.  微电子学. 2003(04)

博士论文
[1]高速SERDES接口芯片设计关键技术研究[D]. 韦雪明.电子科技大学 2012
[2]高速低噪声锁相时钟恢复电路研究[D]. 王涛.复旦大学 2004

硕士论文
[1]50Mbps低功耗时钟数据恢复电路设计[D]. 王敏.哈尔滨工业大学 2015
[2]2.5Gb/s PS/PI型半速率时钟数据恢复电路的研究与设计[D]. 李轩.南京邮电大学 2014
[3]10G SerDes中高速锁相环的设计与研究[D]. 娄佳宁.电子科技大学 2013
[4]2.5Gbps时钟数据恢复电路的设计[D]. 杨宗雄.电子科技大学 2012
[5]高速串行RapidIO下3.125Gbps CDR中相位插值器的设计[D]. 邹黎.国防科学技术大学 2011
[6]基于PLL的时钟数据恢复电路设计[D]. 刘期若.哈尔滨工业大学 2010
[7]高速串行RapidIO中CDR的关键电路设计[D]. 史妮妮.国防科学技术大学 2010
[8]行为仿真实现锁相环设计优化及噪声性能预估的方法[D]. 李建军.上海交通大学 2006



本文编号：3012771