基于FPGA的高速折叠内插ADC数据校准技术研究
发布时间：2021-02-28 22:07
近年来,随着国家对微电子与集成电路行业的重视程度越来越高,整个集成电路行业的发展以惊人的速度提高,其中,模数转换器（Analog-to-Digital Converter,ADC）身为模拟领域与数字领域连结的桥梁,其发展程度深受人们重视。随着人们对ADC的需求越来越高,对于性能的要求同时也在增长。但由于现在的设计思路及工艺技术的限制,ADC的转换结果存在误差,因此人们开始开发校准技术,通过补偿的手段将ADC的性能提高,接近初始的设计目标。本文针对一款自主研发的5Gsps 8Bit折叠内插ADC设计了一种基于现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的片外误差后台校准技术。本文首先阐述了本课题的研究背景与意义,以及当今国内外的研究进展。其次介绍了折叠内插ADC的工作原理,以及传统的折叠内插结构和改进后的流水线级联结构,分析了折叠内插ADC的四种主要误差:增益误差、偏移误差、时间采样误差以及非线性误差。研究了关于折叠内插ADC几种误差的校准方法,提出了新的对于积分非线性（Integral Nonlinearity,INL）的校准算法。最终在...
【文章来源】：中国科学院大学(中国科学院人工智能学院)北京市
【文章页数】：84 页
【学位级别】：硕士
【部分图文】：
图２．?３经典折叠内插ＡＤＣ整体框图??Ｆｉｇｕｒｅ?２．３?Ｇｅｎｅｒａｌ?ｂｌｏｃｋ?ｄｉａｇｒａｍ?ｏｆ?ｃｌａｓｓｉｃ?ｆｏｌｄａｂｌｅ?ｉｎｔｅｒｐｏｌａｔｉｏｎ?ＡＤＣ??
?基于ＦＰＧＡ的高速折叠内插ＡＤＣ校准技术研究???２．３多级级联折叠内插结构??若ＡＤＣ的精度越高，则需要更多的过零点，而增大折叠系数和内插系数可??以达到这一目的，但是若在单级电路中设计较大的折叠系数和内插系数十分困难。??为了解决这一问题，通常使用级联折叠内插结构。例如图２．?７，前一级３个折叠??比较器产生三个折叠信号ＦＩ、Ｆ２及Ｆ３，每个折叠信号有一个过零点，将折叠信??号ＦＩ、Ｆ２和Ｆ３级联输出到下一级折叠比较器并由其输出Ｆｏｕｔ，将三个过零点??汇总到一个折叠信号中，见图２．?８。由此可见，级联结构使单个折叠比较器的折??叠系数降低了，并且同时一定程度上缓解了由于倍频效应等因素带来的一系列非??理想因素。同理，内插网络也可采用级联结构。??Ｖｒｅｆｌ??Ｖｒｅｆ４?［＝＞?折叠放一￣－??Ｖｒｅｆ７?Ｉ?〉??Ｖｒｅｆ２＾ｒ＾＼?＾＾？Ｆｏｕｔ??Ｖｒｅｆ８?ｃ＝＞??Ｖｒｅｆ３?ｃ＝Ｃ＞??Ｖｒｅｆ６?ｉ＝＾＞????Ｖｒｅｆ９?？＝＝Ｃ＞?Ｆ３??图２．?７级联折叠结构图??Ｆｉｇｕｒｅ?２．７?Ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??＾?ｉ?，，，，．??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??Ｆｌｌ?；?Ｆ２；?Ｓ３?！?！??－??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??图２．?８级联折叠结构波形图??Ｆｉｇｕｒｅ?２．８?Ｗａｖｅｆｏｒｍ?ｏｆ?ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??在多级级联结构中，每一级折叠内插结构都需要足够多的建立时间和保持时??１２??
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【参考文献】：
期刊论文
[1]基于FPGA的超高速时间交织ADC后台校准技术[J]. 白文帅,武锦,吴旦昱,周磊,武梦龙. 电子学报. 2018(08)
[2]码密度法测量模数转换器的静态参数[J]. 方穗明,王占仓. 北京工业大学学报. 2006(11)
[3]折叠内插式模/数转换器误差补偿技术研究[J]. 朱樟明,杨银堂,罗宏伟,刘帘曦,朱磊. 电路与系统学报. 2004(01)
[4]高速模/数转换器常规参数的动态测试[J]. 蒋和伦. 微电子学. 2003(03)
硕士论文
[1]时间交织模数转换器校准方法的研究与设计[D]. 秦明龙.北方工业大学 2018
[2]时间交替高速采样技术研究[D]. 尹亮.中国工程物理研究院 2007
[3]基于两片AD6645高精度数据采集系统研究[D]. 张清洪.电子科技大学 2005
本文编号：3056524
【文章来源】：中国科学院大学(中国科学院人工智能学院)北京市
【文章页数】：84 页
【学位级别】：硕士
【部分图文】：
图２．?３经典折叠内插ＡＤＣ整体框图??Ｆｉｇｕｒｅ?２．３?Ｇｅｎｅｒａｌ?ｂｌｏｃｋ?ｄｉａｇｒａｍ?ｏｆ?ｃｌａｓｓｉｃ?ｆｏｌｄａｂｌｅ?ｉｎｔｅｒｐｏｌａｔｉｏｎ?ＡＤＣ??
?基于ＦＰＧＡ的高速折叠内插ＡＤＣ校准技术研究???２．３多级级联折叠内插结构??若ＡＤＣ的精度越高，则需要更多的过零点，而增大折叠系数和内插系数可??以达到这一目的，但是若在单级电路中设计较大的折叠系数和内插系数十分困难。??为了解决这一问题，通常使用级联折叠内插结构。例如图２．?７，前一级３个折叠??比较器产生三个折叠信号ＦＩ、Ｆ２及Ｆ３，每个折叠信号有一个过零点，将折叠信??号ＦＩ、Ｆ２和Ｆ３级联输出到下一级折叠比较器并由其输出Ｆｏｕｔ，将三个过零点??汇总到一个折叠信号中，见图２．?８。由此可见，级联结构使单个折叠比较器的折??叠系数降低了，并且同时一定程度上缓解了由于倍频效应等因素带来的一系列非??理想因素。同理，内插网络也可采用级联结构。??Ｖｒｅｆｌ??Ｖｒｅｆ４?［＝＞?折叠放一￣－??Ｖｒｅｆ７?Ｉ?〉??Ｖｒｅｆ２＾ｒ＾＼?＾＾？Ｆｏｕｔ??Ｖｒｅｆ８?ｃ＝＞??Ｖｒｅｆ３?ｃ＝Ｃ＞??Ｖｒｅｆ６?ｉ＝＾＞????Ｖｒｅｆ９?？＝＝Ｃ＞?Ｆ３??图２．?７级联折叠结构图??Ｆｉｇｕｒｅ?２．７?Ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??＾?ｉ?，，，，．??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??Ｆｌｌ?；?Ｆ２；?Ｓ３?！?！??－??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??图２．?８级联折叠结构波形图??Ｆｉｇｕｒｅ?２．８?Ｗａｖｅｆｏｒｍ?ｏｆ?ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??在多级级联结构中，每一级折叠内插结构都需要足够多的建立时间和保持时??１２??
?基于ＦＰＧＡ的高速折叠内插ＡＤＣ校准技术研究???２．３多级级联折叠内插结构??若ＡＤＣ的精度越高，则需要更多的过零点，而增大折叠系数和内插系数可??以达到这一目的，但是若在单级电路中设计较大的折叠系数和内插系数十分困难。??为了解决这一问题，通常使用级联折叠内插结构。例如图２．?７，前一级３个折叠??比较器产生三个折叠信号ＦＩ、Ｆ２及Ｆ３，每个折叠信号有一个过零点，将折叠信??号ＦＩ、Ｆ２和Ｆ３级联输出到下一级折叠比较器并由其输出Ｆｏｕｔ，将三个过零点??汇总到一个折叠信号中，见图２．?８。由此可见，级联结构使单个折叠比较器的折??叠系数降低了，并且同时一定程度上缓解了由于倍频效应等因素带来的一系列非??理想因素。同理，内插网络也可采用级联结构。??Ｖｒｅｆｌ??Ｖｒｅｆ４?［＝＞?折叠放一￣－??Ｖｒｅｆ７?Ｉ?〉??Ｖｒｅｆ２＾ｒ＾＼?＾＾？Ｆｏｕｔ??Ｖｒｅｆ８?ｃ＝＞??Ｖｒｅｆ３?ｃ＝Ｃ＞??Ｖｒｅｆ６?ｉ＝＾＞????Ｖｒｅｆ９?？＝＝Ｃ＞?Ｆ３??图２．?７级联折叠结构图??Ｆｉｇｕｒｅ?２．７?Ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??＾?ｉ?，，，，．??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??Ｆｌｌ?；?Ｆ２；?Ｓ３?！?！??－??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??图２．?８级联折叠结构波形图??Ｆｉｇｕｒｅ?２．８?Ｗａｖｅｆｏｒｍ?ｏｆ?ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??在多级级联结构中，每一级折叠内插结构都需要足够多的建立时间和保持时??１２??
【参考文献】：
期刊论文
[1]基于FPGA的超高速时间交织ADC后台校准技术[J]. 白文帅,武锦,吴旦昱,周磊,武梦龙. 电子学报. 2018(08)
[2]码密度法测量模数转换器的静态参数[J]. 方穗明,王占仓. 北京工业大学学报. 2006(11)
[3]折叠内插式模/数转换器误差补偿技术研究[J]. 朱樟明,杨银堂,罗宏伟,刘帘曦,朱磊. 电路与系统学报. 2004(01)
[4]高速模/数转换器常规参数的动态测试[J]. 蒋和伦. 微电子学. 2003(03)
硕士论文
[1]时间交织模数转换器校准方法的研究与设计[D]. 秦明龙.北方工业大学 2018
[2]时间交替高速采样技术研究[D]. 尹亮.中国工程物理研究院 2007
[3]基于两片AD6645高精度数据采集系统研究[D]. 张清洪.电子科技大学 2005
本文编号：3056524
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