5.8G ETC系统中小数分频器的研究
发布时间：2021-03-19 10:52
为了缓解交通拥堵,现在越来越多的城市在收费处采用电子不停车收费系统（Electronic Toll Collection,简称ETC）。本文以5.8GHz ETC为背景,对锁相环中小数分频器进行相应的分析和设计。在ETC等无线通讯系统中,频率综合器起到独一无二的作用。它是无线收发机中射频芯片的核心模块,可以为整个电路系统提供一个稳定的、高精度的、可编程和低噪声的本振信号。而sigma delta小数型频率综合器又因具有低相位噪声、最小频率步长不仅仅是参考频率的整数倍、高分辨率和快速切换频率等优点引起广泛的关注,而这些优点又主要得益于小数分频器。因为小数分频器是整个频率综合器中从高频过渡到低频的“桥梁”,VCO输出的高频信号经过小数分频器之后变为低频信号,该信号作为鉴频鉴相器的一个输入信号与参考频率进行比较。同时,小数分频器也是整个电路能够在高频环境下工作且功耗较低的关键和前提。所以研究和设计一个高质量的小数分频器是十分必要的。但是随着小数分频器的深入研究,研究者们发现,小数分频器不是十全十美的,小数杂散就是其不可忽略的缺点。由于小数杂散距离中心频率很近,所以想要通过滤波器将其滤除是很难...
【文章来源】：天津理工大学天津市
【文章页数】：64 页
【学位级别】：硕士
【部分图文】：
简化2/3分频器的仿真波形
的经典九管结构，原电路中是两个 mos 管相接作为数据输入端的，入端拆开，分为两个数据的输入端，如图 3-7（a）所示，这样就可到的优化要求。图 3-7（a）就是本论文提出改进的 TSPC 电路。该入端：时钟 clk 输入端，两个数据输入端口 D1 和 D2。图 3-7（b）真波形图，通过波形可以验证，输出端口 Q 输出的是 D1 和 D2 相足设计要求。利用改进的 TSPC 锁存器可以将图 3-5 进一步优化成。从仿真波形图 3-8（b）中可以看出创新型的 2/3 分频器的功能跟相同。图 3-7(a) 改进型 TSPC 图 3-8 (a) 改进型 2/3 分频器VDDVSSLKD1D2QQND1D2CLKQQNDFF_TSPCDFF_TSPCA BYFOFIMOPMIQD1D2QNCLK
图 3-8（b）改进型 2/3 分频器的仿真波形2.3 两种 2/3 分频器的比较为了更加直观的说明本论文提出的改进型 2/3 分频器性能的提升，下面工作频率、高低电频转换延迟和功耗三个方面做出说明。首先是最高工作频率。通过仿真发现，采用 2 输入 TSPC 的传统结构的器的最高工作频率为 10GHz，而本论文提出的三输入的 TSPC 构成的 2的最高工作频率可以达到 15GHz。高低电平的转换延迟，指的是从 0V1.2V 所需要的时间。图 3-9 就是两者的比较波形图。图 3-10 是两者功耗形图。
【参考文献】：
期刊论文
[1]Design of a low power GPS receiver in 0.18 μm CMOS technology with a ΣΔ fractional-N synthesizer[J]. Di LI 1 , Yin-tang YANG 1 , Jiang-an WANG 1,2 , Bing LI 1 , Qiang LONG 1,2 , Jary WEI 2 , Nai-di WANG 2 , Lei WANG 2 , Qian-kun LIU 2 , Da-long ZHANG 2(1 School of Microelectronics, Xidian University, Xi’an 710071, China)(2 Huaxun Microelectronics Corporation, Xi’an 710075, China). Journal of Zhejiang University-Science C（Computer & Electronics）. 2010(06)
[2]基于累加器结构的Delta-Sigma调制器的噪声分析[J]. 李仲秋. 电子工程师. 2008(06)
硕士论文
[1]基于锁相环的频率综合器设计[D]. 高飞.华东师范大学 2018
[2]基于小数N分频的电荷泵锁相环研究与设计[D]. 林鑫.深圳大学 2017
[3]多模多标准射频接收机中小数分频器和AFC的设计[D]. 罗汀.东南大学 2016
[4]低功耗双模小数分频锁相环的研究与设计[D]. 仲冬冬.浙江大学 2015
[5]多模多标准系统中小数分频器的设计[D]. 王加锋.东南大学 2015
[6]基于△∑调制技术的小数分频器设计[D]. 张文通.东南大学 2015
[7]小数N频率综合器中Sigma-Delta调制器的研究与设计[D]. 周晖.西安电子科技大学 2014
[8]锁相环频率合成器研究与设计[D]. 吴洪天.电子科技大学 2013
[9]基于sigma-delta调制的频率综合器杂散抑制技术研究[D]. 张仁国.电子科技大学 2013
[10]Sigma-Delta小数频率综合器中小数分频器研究与设计[D]. 刘宝宝.华侨大学 2012
本文编号：3089462
【文章来源】：天津理工大学天津市
【文章页数】：64 页
【学位级别】：硕士
【部分图文】：
简化2/3分频器的仿真波形
的经典九管结构，原电路中是两个 mos 管相接作为数据输入端的，入端拆开，分为两个数据的输入端，如图 3-7（a）所示，这样就可到的优化要求。图 3-7（a）就是本论文提出改进的 TSPC 电路。该入端：时钟 clk 输入端，两个数据输入端口 D1 和 D2。图 3-7（b）真波形图，通过波形可以验证，输出端口 Q 输出的是 D1 和 D2 相足设计要求。利用改进的 TSPC 锁存器可以将图 3-5 进一步优化成。从仿真波形图 3-8（b）中可以看出创新型的 2/3 分频器的功能跟相同。图 3-7(a) 改进型 TSPC 图 3-8 (a) 改进型 2/3 分频器VDDVSSLKD1D2QQND1D2CLKQQNDFF_TSPCDFF_TSPCA BYFOFIMOPMIQD1D2QNCLK
图 3-8（b）改进型 2/3 分频器的仿真波形2.3 两种 2/3 分频器的比较为了更加直观的说明本论文提出的改进型 2/3 分频器性能的提升，下面工作频率、高低电频转换延迟和功耗三个方面做出说明。首先是最高工作频率。通过仿真发现，采用 2 输入 TSPC 的传统结构的器的最高工作频率为 10GHz，而本论文提出的三输入的 TSPC 构成的 2的最高工作频率可以达到 15GHz。高低电平的转换延迟，指的是从 0V1.2V 所需要的时间。图 3-9 就是两者的比较波形图。图 3-10 是两者功耗形图。
【参考文献】：
期刊论文
[1]Design of a low power GPS receiver in 0.18 μm CMOS technology with a ΣΔ fractional-N synthesizer[J]. Di LI 1 , Yin-tang YANG 1 , Jiang-an WANG 1,2 , Bing LI 1 , Qiang LONG 1,2 , Jary WEI 2 , Nai-di WANG 2 , Lei WANG 2 , Qian-kun LIU 2 , Da-long ZHANG 2(1 School of Microelectronics, Xidian University, Xi’an 710071, China)(2 Huaxun Microelectronics Corporation, Xi’an 710075, China). Journal of Zhejiang University-Science C（Computer & Electronics）. 2010(06)
[2]基于累加器结构的Delta-Sigma调制器的噪声分析[J]. 李仲秋. 电子工程师. 2008(06)
硕士论文
[1]基于锁相环的频率综合器设计[D]. 高飞.华东师范大学 2018
[2]基于小数N分频的电荷泵锁相环研究与设计[D]. 林鑫.深圳大学 2017
[3]多模多标准射频接收机中小数分频器和AFC的设计[D]. 罗汀.东南大学 2016
[4]低功耗双模小数分频锁相环的研究与设计[D]. 仲冬冬.浙江大学 2015
[5]多模多标准系统中小数分频器的设计[D]. 王加锋.东南大学 2015
[6]基于△∑调制技术的小数分频器设计[D]. 张文通.东南大学 2015
[7]小数N频率综合器中Sigma-Delta调制器的研究与设计[D]. 周晖.西安电子科技大学 2014
[8]锁相环频率合成器研究与设计[D]. 吴洪天.电子科技大学 2013
[9]基于sigma-delta调制的频率综合器杂散抑制技术研究[D]. 张仁国.电子科技大学 2013
[10]Sigma-Delta小数频率综合器中小数分频器研究与设计[D]. 刘宝宝.华侨大学 2012
本文编号：3089462
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