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12位高速A/D转换器架构研究及关键电路设计

发布时间:2021-03-23 04:47
  无线通信、雷达以及软件无线电技术的高速发展都对A/D转换器提出了向射频端靠拢的要求,要求A/D转换器不但要具备超高速的采样速率,同时还要具备较高的转换精度。在各种高速A/D转换器中,折叠插值ADC具有与全并行ADC相当的转换速度,还具有较小的面积和较低的功耗,同时其精度却可以得到进一步的提高。鉴于折叠插值ADC的上述优势,本文在系统架构层面对其开展研究。本文首先介绍了 ADC的基本原理和主要性能指标,其次,分析了多种模数转换器的结构,并对其优缺点进行了比较。然后,对实际的折叠插值转换器中可能存在的各种非理想因素进行了详细的分析。对预放大电路和级联折叠器这两个关键电路,分析了其工作机理,优化了电路结构和性能,并进行了仿真验证确保设计目标的实现。Cadence Spectre仿真下预放大的3dB带宽为2.761GHz,增益为11.85dB,较大的增益可以抑制输入失调。级联折叠器实现了两级折叠,带宽为2.4GHz。为了解决传统折叠插值架构速度和精度的限制,本文结合运用级联折叠插值技术和级间流水线技术,对传统折叠插值架构进行了改进——在电路设计中采用了级联折叠器,改进了折叠波的倍频效应。级间流... 

【文章来源】:合肥工业大学安徽省 211工程院校 教育部直属院校

【文章页数】:75 页

【学位级别】:硕士

【部分图文】:

12位高速A/D转换器架构研究及关键电路设计


图1.1高速数据釆集模块??Fig?1.1?High-speed?Data?Acquisition?Module??

微分非线性,积分非线性


fs??时钟控制??图2.1模数转换器的工作原理??Fig?2.1?the?Working?Principle?of?A/D?converter??输入信号Vin经滤波处理后,采样保持电路在采样时钟fs的控制下在时??间上对输入信号进行离散的采样[M],随后保持采样值使其在变换过程中保持??不变。经过采保的信号进入量化模块,量化器实际上是一系列比较网络,其??中的比较器将其与己产生的参考电压进行比较,输出〇,1数字结果送入到编??码电路进行编码,输出正确的数字码Vout。不论是采样保持电路,还是量化??和编码电路,都由时钟控制电路统一控制。??2.2模数转换器的主要性能指标??模数转换器的性能由几个重要的性能参数来决定。作为典型的数模混合??电路,需要从多个不同层面如换速度、分辨率、有效位数等来对其性能进行??考察[21]。??(1)

参考电压,比较器,温度计,极型


计的FLASH?ADC可实现6位的精度,速度能达到2GHz以上,采用的是双??极型(bipolar)工艺。??图2.3为它的工作原理,首先参考电压串产生间隔相等的参考电压,然??后与输入的模拟信号相比较,比较器的输出结果为温度计码,直接送入编码??电路进行编码成数字信号,是最典型的一步转换结构。一个N位全并行ADC??需要2N-1个参考电压与输入信号Vin相比较,当Vref^SVi^V#?1时,第??k?2N-1个比较器输出“0”,前k-1个比较器输出“1”,即温度计码。最后??输入到编码电路转换成二进制码输出。??Vin??r\????Pj> ̄ ̄i??<>????Vref(2N'l).??^?J'-'??N位数字输出??Vref(2N*2)?<?L>'?綱??'I?码…>??;?:?电??卜^_路??Vref2?<????;?’?「'、?:??Vrefl?=>????图2.3全并行模数转换器??Fig?2.3?Flash?A/D?Converter??8??

【参考文献】:
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[8]65nm工艺下12比特50兆赫兹流水线模数转换器设计研究[D]. 舒光华.复旦大学 2011
[9]10位高速CMOS流水线型ADC设计[D]. 孙竟皓.西安科技大学 2010
[10]超高速ADC折叠内插结构与电路设计[D]. 刘元.电子科技大学 2010



本文编号:3095166

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