一种面向FPGA实现的LDPC编码可配置并行架构设计

发布时间：2021-04-01 02:51

　　为满足星载超高速数传设备FPGA实现的需求,充分利用FPGA器件工作处理时钟频率不高但可用并行资源丰富的特点,根据LDPC结构特性,设计一种基于FPGA的N位可配置的LDPC编码通用并行架构,它具有通用性强、传输速率高、传输延时低的特点。此外,从理论上分析并行架构与传统串行架构的等价性,并详细推导并行度N与速率及硬件资源的限制关系。最后以N=8为例,在FPGA开发平台实现吞吐量为2.5 Gbps的LDPC编码,验证架构的可行性。 

【文章来源】：中国科学院大学学报. 2020,37(05)北大核心CSCD

【文章页数】：6 页

【部分图文】：

SRAA串行编码结构

基于SRAA结构的8位并行编码结构

生成矩阵G同样是具有准循环特性的大小为7 154×8 176的矩阵生成矩阵G由两部分组成G=[I Q]，一部分是左边7 154×7 154的单位矩阵I，另一部分是右边由28个准循环子矩阵Bi,j组成的准循环矩阵Q (i=1,2，…，14;j=1,2)，如公式(3)每个准循环子矩阵Bi,j都是511×511的方阵，

【参考文献】：
期刊论文
[1]LEO卫星网络海量遥感数据下行的负载均衡多径路由算法[J]. 刘沛龙,陈宏宇,魏松杰,程浩,李帅,汪骏勇.  通信学报. 2017(S1)
[2]800Mbps准循环LDPC码编码器的FPGA实现[J]. 张仲明,许拔,杨军,张尔扬.  信号处理. 2009(12)



本文编号：3112553