基于UVM对SOPC系统中BOOT模块的研究与验证
发布时间：2021-04-05 10:32
随着集成电路设计能力和制造工艺技术的日益提高,集成电路规模逐渐扩大,单芯片上电子元器件集成度早已突破10亿。在这种情况下,芯片验证的正确性、完备性和可靠性成为验证工作的重点和难点。为越早越全面地发现芯片设计中的问题,同时为了减少芯片设计制造的时间成本,芯片验证的高效性和完备性备受关注。芯片验证的强烈需求促使了验证技术和方法的不断更新换代,UVM（Universal Verification Methodology）验证方法学也随之诞生。本文对UVM验证方法学的核心思想与平台结构进行了详尽研究,从UVC（Universal Verification Component）结构组件、验证机制、通讯流程和寄存器模型等多方面进行分析,充分介绍了UVM在平台复用性、移植性、灵活性以及高效性等方面的优势。本文以实习期间一款SOPC通信芯片项目中BOOT启动模块为验证对象,工作重点是利用UVM验证方法学搭建可复用的验证平台。首先研究了BOOT模块工作时使用的APB和AHB总线协议,并对它们的读写操作时序进行了详细介绍。然后对BOOT模块结构、功能以及其与周边模块的连接关系进行充分地研究分析,根据其搬移...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：112 页
【学位级别】：硕士
【部分图文】：
APB3写流程
西安电子科技大学硕士学位论文 APB3 总线读操作.2 所示，APB3 的读操作也分为三个步骤，首先在 T1 时刻拉效，同时写入地址信号 PADDR 和拉低 PWRITE 信号。然后在时刻拉高 PENABLE，并等待 PREADY 信号拉高，在 PREA时钟周期内 PRDATA 上会获取到数据。如果 T2 时刻从机发送则继续等待，直到其为高才开始传输数据。最后在开始传输数，如 T3 时刻，拉低 PSEL 和 PENABLE 信号。
图 2.4 基本传输流程如图 2.4 所示，它展示了 AHB 的基本传输操作流程，每一次事物传输都段和数据阶段，地址和数据呈流水线方式传递，增加传输效率[33]。在地址刻，总线发送地址和控制信号。在数据阶段 T2 时刻，从设备采集地址和响应数据，此时 HREADY 信号需要为高，如果为低，则插入等待周期，ADY 拉高。在 HREADY 拉高后的下个时钟上升沿 T3 时刻，完成数据ADY 被从设备拉低。如果是写操作，数据需要在整个数据阶段有效，若数据只需在最后一个传输周期有效。AHB 总线提供了 BURST 突发传输模式，它是指从地址空间中某一个单元总线上数据连续存储在相临空间中的方式[34]。AHB的突发传输方式有8种 2.5 所示。SINGLE 是指每次传输单个数据。INCR 表示向一个方向地址未限制长度，其中 INCR4、INCR8 和 INCR16 表示向地址空间增加的方 4、8、16 拍数据。WAP 是一种回环传输，是指若发起数据传输的起始地输的数据总量对齐，传输的地址增加到边界处，会自动跳到本次数据存储然后再依次递增。例如：采用 WAP4 传输以 32bits 为单位的数据，则需要
【参考文献】：
期刊论文
[1]一种AHB总线矩阵IP核的设计与实现[J]. 顾锐,阮成肖. 自动化应用. 2018(06)
[2]基于SystemVerilog的同步FIFO的验证平台搭建[J]. 邱玉泉,曾维,刘世伟,冯坤,杨明翰. 无线电通信技术. 2017(06)
[3]基于UVM的可重用SoC功能验证环境[J]. 吕毓达,谢雪松,张小玲. 半导体技术. 2015(03)
硕士论文
[1]基于AHB总线协议的DMA控制器设计[D]. 卞学愚.西安电子科技大学 2018
[2]基于SystemVerilog的图像处理单元模块验证的研究[D]. 李厚博.西安电子科技大学 2018
[3]基于AHB总线SRAM控制器的设计及优化[D]. 韩朋.西安电子科技大学 2017
[4]基于UVM的SoC系统验证研究[D]. 陈静.电子科技大学 2017
[5]RapidIO交换芯片多播模块验证的设计与实现[D]. 宋晓芸.东南大学 2016
[6]基于UVM的UART系统级验证平台设计[D]. 韩雪.东南大学 2016
[7]SERDES芯片的验证与测试研究[D]. 詹遥.电子科技大学 2016
[8]基于UVM对IP核UART的验证研究与实现[D]. 张浩.西安电子科技大学 2016
[9]基于UVM的RapidIO交换机芯片验证平台设计[D]. 潘颜玲.东南大学 2016
[10]基于VHDL的数字SoC设计与验证的全面自动化实现[D]. 王晓耕.西安电子科技大学 2016
本文编号：3119469
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：112 页
【学位级别】：硕士
【部分图文】：
APB3写流程
西安电子科技大学硕士学位论文 APB3 总线读操作.2 所示，APB3 的读操作也分为三个步骤，首先在 T1 时刻拉效，同时写入地址信号 PADDR 和拉低 PWRITE 信号。然后在时刻拉高 PENABLE，并等待 PREADY 信号拉高，在 PREA时钟周期内 PRDATA 上会获取到数据。如果 T2 时刻从机发送则继续等待，直到其为高才开始传输数据。最后在开始传输数，如 T3 时刻，拉低 PSEL 和 PENABLE 信号。
图 2.4 基本传输流程如图 2.4 所示，它展示了 AHB 的基本传输操作流程，每一次事物传输都段和数据阶段，地址和数据呈流水线方式传递，增加传输效率[33]。在地址刻，总线发送地址和控制信号。在数据阶段 T2 时刻，从设备采集地址和响应数据，此时 HREADY 信号需要为高，如果为低，则插入等待周期，ADY 拉高。在 HREADY 拉高后的下个时钟上升沿 T3 时刻，完成数据ADY 被从设备拉低。如果是写操作，数据需要在整个数据阶段有效，若数据只需在最后一个传输周期有效。AHB 总线提供了 BURST 突发传输模式，它是指从地址空间中某一个单元总线上数据连续存储在相临空间中的方式[34]。AHB的突发传输方式有8种 2.5 所示。SINGLE 是指每次传输单个数据。INCR 表示向一个方向地址未限制长度，其中 INCR4、INCR8 和 INCR16 表示向地址空间增加的方 4、8、16 拍数据。WAP 是一种回环传输，是指若发起数据传输的起始地输的数据总量对齐，传输的地址增加到边界处，会自动跳到本次数据存储然后再依次递增。例如：采用 WAP4 传输以 32bits 为单位的数据，则需要
【参考文献】：
期刊论文
[1]一种AHB总线矩阵IP核的设计与实现[J]. 顾锐,阮成肖. 自动化应用. 2018(06)
[2]基于SystemVerilog的同步FIFO的验证平台搭建[J]. 邱玉泉,曾维,刘世伟,冯坤,杨明翰. 无线电通信技术. 2017(06)
[3]基于UVM的可重用SoC功能验证环境[J]. 吕毓达,谢雪松,张小玲. 半导体技术. 2015(03)
硕士论文
[1]基于AHB总线协议的DMA控制器设计[D]. 卞学愚.西安电子科技大学 2018
[2]基于SystemVerilog的图像处理单元模块验证的研究[D]. 李厚博.西安电子科技大学 2018
[3]基于AHB总线SRAM控制器的设计及优化[D]. 韩朋.西安电子科技大学 2017
[4]基于UVM的SoC系统验证研究[D]. 陈静.电子科技大学 2017
[5]RapidIO交换芯片多播模块验证的设计与实现[D]. 宋晓芸.东南大学 2016
[6]基于UVM的UART系统级验证平台设计[D]. 韩雪.东南大学 2016
[7]SERDES芯片的验证与测试研究[D]. 詹遥.电子科技大学 2016
[8]基于UVM对IP核UART的验证研究与实现[D]. 张浩.西安电子科技大学 2016
[9]基于UVM的RapidIO交换机芯片验证平台设计[D]. 潘颜玲.东南大学 2016
[10]基于VHDL的数字SoC设计与验证的全面自动化实现[D]. 王晓耕.西安电子科技大学 2016
本文编号：3119469
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