面向低功耗移动SoC应用的高能效触发器研究

发布时间：2021-04-27 06:39

　　随着半导体工艺尺寸的不断缩小,以手机、平板电脑为代表的便携式移动电子设备的系统复杂度和工作频率逐步增加,电路系统的功耗也随之显著增加。而过高的功耗导致芯片的温度急剧上升,不但会影响电路的性能和鲁棒性,还会增加芯片的封装、散热成本。触发器作为基本的同步逻辑单元,被广泛应用于数字电路的时钟系统中,是数字系统中能耗最多的电路之一。因此,降低触发器功耗对提高数字系统的能效具有重要意义。为了满足便携式电子设备对性能的要求,同时有效降低触发器的功耗,本文主要研究低功耗主从式单相时钟触发器。首先,本文回顾了近期文献提出的低功耗触发器设计方法,并系统分析了已发表的触发器存在的关于性能、功耗、鲁棒性的问题。针对上述问题,本文基于单向时钟设计方法,提出了条件充电技术、逻辑重组技术和拓扑压缩技术,并采用上述技术设计了3种新型触发器,分别为单相时钟无冗余翻转触发器（SRFF）、高能效单相时钟无冗余翻转触发器（ESRFF）和全静态时钟驱动晶体管压缩触发器（SC²FF）。SRFF利用条件充电技术,消除了触发器内部节点的冗余翻转,进而降低了触发器的动态功耗。ESRFF在SRFF的基础上将逻辑等... 

【文章来源】：上海交通大学上海市 211工程院校 985工程院校 教育部直属院校

【文章页数】：100 页

【学位级别】：硕士

【文章目录】：
摘要
ABSTRACT
第一章 绪论
    1.1 课题研究背景
        1.1.1 触发器的低功耗技术的研究意义
        1.1.2 触发器低功耗设计原理
    1.2 论文研究目标
    1.3 论文研究内容
    1.4 论文章节安排
第二章 低功耗触发器设计综述
    2.1 传统时序单元
    2.2 差分触发器
    2.3 脉冲式触发器
        2.3.1 隐式脉冲触发器
        2.3.2 显式脉冲触发器
    2.4 传统主从式双相时钟触发器
    2.5 单相时钟触发器
        2.5.1 自适应耦合触发器设计
        2.5.2 全静态单相时钟无竞争触发器设计
        2.5.3 拓扑压缩触发器设计
        2.5.4 逻辑归约触发器设计
    2.6 本章总结
第三章 新型低功耗单相时钟触发器设计
    3.1 新型单相时钟无冗余翻转触发器
        3.1.1 条件充电技术
        3.1.2 单相时钟无冗余翻转触发器的工作机理
    3.2 新型高能效单相时钟无冗余翻转触发器
        3.2.1 高能效设计技术
        3.2.2 高能效单相时钟无冗余翻转触发器的工作机制
    3.3 新型全静态时钟驱动晶体管压缩触发器
        3.3.1 电路拓扑压缩技术
        3.3.2 全静态时钟驱动晶体管压缩触发器的工作机理
    3.4 本章总结
第四章 仿真结果技术分析
    4.1 仿真平台搭建及触发器设计优化
        4.1.1 仿真平台
        4.1.2 触发器设计参数测试方法
        4.1.3 优化设计方案
    4.2 时序参数分析
    4.3 功耗参数分析
        4.3.1 动态功耗
        4.3.2 静态功耗
    4.4 面积开销分析
    4.5 鲁棒性分析
        4.5.1 电压波动
        4.5.2 温度波动
        4.5.3 工艺参数扰动
    4.6 本章小结
第五章 总结与展望
    5.1 主要工作及创新
    5.2 后续研究工作
参考文献
致谢
攻读硕士学位期间已发表或录用的论文


【参考文献】：
博士论文
[1]面向超低功耗的抗PVT波动电路设计技术研究[D]. 金威.上海交通大学 2017
[2]触发器功耗控制技术与设计研究[D]. 耿亮.浙江大学 2017
[3]基于脉冲技术低功耗高性能触发器设计[D]. 戴燕云.浙江大学 2009

硕士论文
[1]基于CMOS工艺的低功耗脉冲型触发器设计[D]. 吴学祥.浙江大学 2012



本文编号：3162973