基于7nm工艺某芯片子模块后端设计与验证
发布时间：2021-04-29 21:12
7nm工艺制程已经成为高速高性能芯片设计的主流工艺,相比先前工艺,深纳米特征尺寸带来的连线延时与标准单元延时数值相仿,时序收敛更加困难,对标准单元的布局位置提出更加严格的要求;更高的单元集成度加剧了连线的拥堵程度,更易引发布线问题和设计规则违例;新工艺带来的设计规则改动、串扰效应对时序收敛的影响、不同工艺角模式下时序冲突以及电迁移、电压降等违例问题都将给集成电路后端设计带来巨大的挑战。本文源于某企业的具体项目,基于7nm工艺完成一款高速图形处理单元子芯片模块的后端设计与验证,生成符合工程要求、设计规则要求的物理版图,修复所有违例,达到芯片的签核要求。取得成果如下:1)完成7nm工艺图形处理芯片时钟模块的布局布线工作,包括布局规划、布局、时钟树综合和布线。本文按照7nm工艺设计规则和项目要求确定芯片内部各模块数据流向关系,在布局规划阶段,完成芯片各硬核单元位置的摆放、物理单元插入和电源规划;在芯片布局阶段,根据芯片时序、利用率和拥堵程度评估布局结果,添加约束命令调整标准单元的布局位置;时钟树综合阶段完成芯片的时钟树综合,对时钟树综合引起的时序违例问题进行分析,手动调整时钟树结构,减小时钟...
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：119 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
1.1 引言
1.2 国内外技术应用现状和发展趋势
1.3 课题背景和研究意义
1.4 章节安排
第二章 集成电路后端设计方法和原理
2.1 集成电路后端设计流程
2.2 设计所用EDA工具
2.2.1 布局布线
2.2.2 寄生参数提取
2.2.3 时序分析
2.2.4 版图验证
2.3 7nm工艺制程
2.3.1 多重图形
2.3.2 金属切割
2.3.3 可制造性设计
2.3.4 功耗控制
2.3.5 多工艺角多模式技术
2.3.6 多位合并
2.4 本章小结
第三章 7nm工艺时钟模块布局布线
3.1 芯片分块
3.2 数据准备
3.3 布局规划
3.3.1 确定硬核物理位置
3.3.2 插入物理单元
3.3.3 插入电源网络
3.4 布局
3.4.2 布局的基本流程
3.4.3 静态时序分析
3.4.4 时序违例的修复方式
3.4.5 clkb模块布局结果
3.5 时钟树综合
3.5.1 CTS的基本流程
3.5.2 创建时钟平衡组
3.5.3 调整单元布局
3.5.4 创建时钟偏斜组
3.5.5 忽略级数过长点的平衡
3.5.6 偏斜提前
3.5.7 clkb模块CTS结果
3.6 布线
3.6.1 布线的基本流程
3.6.2 屏蔽互连串扰
3.6.3 差分信号对称布线
3.6.4 clkb模块布线结果
3.7 版图验证
3.7.1 形式验证
3.7.2 版图电路图比对
3.7.3 设计规则检查
3.8 本章小结
第四章 7nm工艺时钟模块ECO
4.1 ECO分类
4.2 ECO清理内容
4.2.1 设计规则违例
4.2.2 时序违例
4.2.3 物理规则违例
4.2.4 外部违例
4.3 clkb模块的ECO流程
4.3.1 ECO初始状态
4.3.2 最大转换时间违例
4.3.3 时序矛盾
4.3.4 通孔梯
4.4 金属ECO
4.5 clkb模块最终状态
4.6 本章小结
第五章 7nm后端设计脚本文件
5.1 数据转换时间违例修复脚本
5.1.1 基本算法模型
5.1.2 违例报告收集处理
5.1.3 判断违例类型
5.1.4 生成命令
5.1.5 总结与改进
5.2 Python脚本
5.2.1 处理流程
5.2.2 修复违例时钟单元
5.2.3 NDR违例
5.3 本章小结
第六章 总结与展望
附录 A 数据转换时间违例脚本源码
附录 B 文本类违例脚本源码
参考文献
致谢
作者简介
【参考文献】：
期刊论文
[1]基于Innovus的28nm工艺低功耗GPU物理设计[J]. 杨玲,潘超,王书凯,辜建伟. 中国集成电路. 2018(12)
[2]7nm工艺下片上电感耦合情况研究[J]. 吴双,高博,龚敏. 电子与封装. 2018(08)
[3]7nm半导体的制程技术分析[J]. 张竞扬. 集成电路应用. 2017(02)
[4]浅析7nm之后的工艺制程的实现[J]. Mark LaPedus. 集成电路应用. 2017(01)
[5]EUV微影技术与7nm工艺[J]. 麦利. 集成电路应用. 2016(04)
[6]基于MCMM技术快速实现IC时序收敛[J]. 裘武龙,于忠臣. 中国集成电路. 2014(04)
[7]集成电路物理设计方法探究[J]. 徐海芹,王仁平,陆培民. 中国集成电路. 2013(04)
[8]ASIC后端设计中的时钟树综合[J]. 周广,何明华. 现代电子技术. 2011(08)
[9]基于Calibre工具的SoC芯片的物理验证[J]. 于涛,窦刚谊. 科学技术与工程. 2007(05)
[10]深亚微米下ASIC后端设计及实例[J]. 何小虎,胡庆生,肖洁. 中国集成电路. 2006(08)
博士论文
[1]异步片上网络的关键技术研究[D]. 管旭光.西安电子科技大学 2011
硕士论文
[1]∑-?ADC中数字接口电路设计与后端实现研究[D]. 刘慧君.湘潭大学 2018
[2]基于7nm工艺高性能图形芯片模块的后端设计[D]. 刘浩.西安电子科技大学 2018
[3]基于28NM工艺ASIC芯片的时钟树综合优化研究[D]. 汤勇.天津工业大学 2018
[4]兼容PIC16F62X指令集的8位MCU芯片XD1708的设计与实现[D]. 李姣.西安电子科技大学 2017
[5]基于形式验证方法的数字LTE芯片逻辑等价性分析及研究[D]. 冀禹麟.西安电子科技大学 2017
[6]一款0.13μm芯片的时钟树综合优化与可制造性设计[D]. 谢飞.北京工业大学 2017
[7]基于28nm工艺的数字芯片静态时序分析及优化[D]. 李洋洋.西安电子科技大学 2016
[8]基于FINFET工艺的ASIC后端物理设计[D]. 王超奇.西安电子科技大学 2016
[9]纳米工艺ASIC物理设计的实现和信号完整性优化[D]. 李虹杨.北京工业大学 2015
[10]基于Encounter的深亚微米布局设计和布线方法研究[D]. 田晓萍.西安电子科技大学 2014
本文编号：3168178
【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校
【文章页数】：119 页
【学位级别】：硕士
【文章目录】：
摘要
ABSTRACT
符号对照表
缩略语对照表
第一章 绪论
1.1 引言
1.2 国内外技术应用现状和发展趋势
1.3 课题背景和研究意义
1.4 章节安排
第二章 集成电路后端设计方法和原理
2.1 集成电路后端设计流程
2.2 设计所用EDA工具
2.2.1 布局布线
2.2.2 寄生参数提取
2.2.3 时序分析
2.2.4 版图验证
2.3 7nm工艺制程
2.3.1 多重图形
2.3.2 金属切割
2.3.3 可制造性设计
2.3.4 功耗控制
2.3.5 多工艺角多模式技术
2.3.6 多位合并
2.4 本章小结
第三章 7nm工艺时钟模块布局布线
3.1 芯片分块
3.2 数据准备
3.3 布局规划
3.3.1 确定硬核物理位置
3.3.2 插入物理单元
3.3.3 插入电源网络
3.4 布局
3.4.2 布局的基本流程
3.4.3 静态时序分析
3.4.4 时序违例的修复方式
3.4.5 clkb模块布局结果
3.5 时钟树综合
3.5.1 CTS的基本流程
3.5.2 创建时钟平衡组
3.5.3 调整单元布局
3.5.4 创建时钟偏斜组
3.5.5 忽略级数过长点的平衡
3.5.6 偏斜提前
3.5.7 clkb模块CTS结果
3.6 布线
3.6.1 布线的基本流程
3.6.2 屏蔽互连串扰
3.6.3 差分信号对称布线
3.6.4 clkb模块布线结果
3.7 版图验证
3.7.1 形式验证
3.7.2 版图电路图比对
3.7.3 设计规则检查
3.8 本章小结
第四章 7nm工艺时钟模块ECO
4.1 ECO分类
4.2 ECO清理内容
4.2.1 设计规则违例
4.2.2 时序违例
4.2.3 物理规则违例
4.2.4 外部违例
4.3 clkb模块的ECO流程
4.3.1 ECO初始状态
4.3.2 最大转换时间违例
4.3.3 时序矛盾
4.3.4 通孔梯
4.4 金属ECO
4.5 clkb模块最终状态
4.6 本章小结
第五章 7nm后端设计脚本文件
5.1 数据转换时间违例修复脚本
5.1.1 基本算法模型
5.1.2 违例报告收集处理
5.1.3 判断违例类型
5.1.4 生成命令
5.1.5 总结与改进
5.2 Python脚本
5.2.1 处理流程
5.2.2 修复违例时钟单元
5.2.3 NDR违例
5.3 本章小结
第六章 总结与展望
附录 A 数据转换时间违例脚本源码
附录 B 文本类违例脚本源码
参考文献
致谢
作者简介
【参考文献】：
期刊论文
[1]基于Innovus的28nm工艺低功耗GPU物理设计[J]. 杨玲,潘超,王书凯,辜建伟. 中国集成电路. 2018(12)
[2]7nm工艺下片上电感耦合情况研究[J]. 吴双,高博,龚敏. 电子与封装. 2018(08)
[3]7nm半导体的制程技术分析[J]. 张竞扬. 集成电路应用. 2017(02)
[4]浅析7nm之后的工艺制程的实现[J]. Mark LaPedus. 集成电路应用. 2017(01)
[5]EUV微影技术与7nm工艺[J]. 麦利. 集成电路应用. 2016(04)
[6]基于MCMM技术快速实现IC时序收敛[J]. 裘武龙,于忠臣. 中国集成电路. 2014(04)
[7]集成电路物理设计方法探究[J]. 徐海芹,王仁平,陆培民. 中国集成电路. 2013(04)
[8]ASIC后端设计中的时钟树综合[J]. 周广,何明华. 现代电子技术. 2011(08)
[9]基于Calibre工具的SoC芯片的物理验证[J]. 于涛,窦刚谊. 科学技术与工程. 2007(05)
[10]深亚微米下ASIC后端设计及实例[J]. 何小虎,胡庆生,肖洁. 中国集成电路. 2006(08)
博士论文
[1]异步片上网络的关键技术研究[D]. 管旭光.西安电子科技大学 2011
硕士论文
[1]∑-?ADC中数字接口电路设计与后端实现研究[D]. 刘慧君.湘潭大学 2018
[2]基于7nm工艺高性能图形芯片模块的后端设计[D]. 刘浩.西安电子科技大学 2018
[3]基于28NM工艺ASIC芯片的时钟树综合优化研究[D]. 汤勇.天津工业大学 2018
[4]兼容PIC16F62X指令集的8位MCU芯片XD1708的设计与实现[D]. 李姣.西安电子科技大学 2017
[5]基于形式验证方法的数字LTE芯片逻辑等价性分析及研究[D]. 冀禹麟.西安电子科技大学 2017
[6]一款0.13μm芯片的时钟树综合优化与可制造性设计[D]. 谢飞.北京工业大学 2017
[7]基于28nm工艺的数字芯片静态时序分析及优化[D]. 李洋洋.西安电子科技大学 2016
[8]基于FINFET工艺的ASIC后端物理设计[D]. 王超奇.西安电子科技大学 2016
[9]纳米工艺ASIC物理设计的实现和信号完整性优化[D]. 李虹杨.北京工业大学 2015
[10]基于Encounter的深亚微米布局设计和布线方法研究[D]. 田晓萍.西安电子科技大学 2014
本文编号：3168178
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