双通道可重构14 bit 125 MS/s流水线ADC

发布时间：2021-06-05 17:15

　　提出了一种双通道可重构14 bit 125 MS/s流水线模数转换器（ADC）.该双通道14 bit ADC可工作在并行双通道14 bit 125 MS/s、时间交织14 bit 250 MS/s以及求和15 bit 125 MS/s三种模式.为抑制通道间失配误差的影响,提出一种数模混合前台校准技术.为减少ADC输出端口数目,数据输出由高速串行数据发送器驱动,并且其工作模式有1.75,2,3.5 Gbit/s三种.该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,对于相同的10.1 MHz的输入信号,该ADC电路在14 bit 125 MS/s模式下的SNR和SFDR分别为72.5 dBFS和83.1dB,在14 bit 250 MS/s模式下的SNR和SFDR分别为71.3 dBFS和77.6 dB,在15 bit 125 MS/s模式下的SNR和SFDR分别为75.3 dBFS和87.4 dB.芯片总体功耗为461 mW,单通道ADC内核功耗为210 mW,面积为1.3×4 mm². 

【文章来源】：东南大学学报(自然科学版). 2017,47(04)北大核心EICSCD

【文章页数】：6 页

【文章目录】：
1 可重构ADC系统结构
    1.1 单通道14 bit 125 MS/s ADC结构
    1.2 可重构工作模式
2 可重构数据发送器
3 通道一致性误差校准
    3.1 失调误差校准
    3.2 增益误差校准
4 测试结果
5 结语


【参考文献】：
期刊论文
[1]采用1.75 Gbps串行发送器的低功耗14位125 MSPS ADC[J]. 陈珍海,于宗光,魏敬和,苏小波,万书芹.  电子测量与仪器学报. 2017(01)
[2]An 85mW 14-bit 150MS/s Pipelined ADC with a Merged First and Second MDAC[J]. LI Weitao,LI Fule,YANG Changyi,LI Shengjing,WANG Zhihua.  中国通信. 2015(05)
[3]A 14-bit 100-MS/s 85.2-dB SFDR pipelined ADC without calibration[J]. 赵南,罗华,魏琦,杨华中.  Journal of Semiconductors. 2014(07)



本文编号：3212577