12.5Gb/s SerDes接收机系统以及高速低功耗分接器关键技术研究
发布时间：2021-06-16 22:47
随着信息流量需求的不断增大,传统的并行接口技术阻碍了数据传输速率的进一步提高。串行通信技术以其高通信速率、强抗干扰能力以及低廉的通信成本正在慢慢取代并行通信技术,成为高速I/O接口的主流技术。8b/10b SerDes系统作为串行通信系统中的一种构架,由于提供足够的转换信息,并保证直流平衡而被广泛的应用于光纤通信、局域网以及广域网中。SerDes接收机由模拟部分和数字部分组成。其中模拟部分是接收机系统中速率最高、电路最复杂的部分,主要由时钟数据恢复电路CDR （Clock and Data Recovery）和分接电路DEMUX （Demultiplexer）组成。前者负责从接收到的高速串行数据中恢复同步时钟,并对接收的数据进行判决恢复数据,后者则将恢复的数据分接成10路低速并行数据。其中的DEMUX技术无论在其它单路串行或是多路并行数字通信中,都是不可缺少的。随着可实现电路的工作速率的提高以及绿色环保意识的加强,在高速率的同时降低功耗是现今集成电路研究的一个重要方向。本文主要进行了三个方面的研究和设计：一、研究和设计用于SerDes系统接收机的CDR电路,首先介绍了CDR的基本原理与...
【文章来源】：东南大学江苏省 211工程院校 985工程院校 教育部直属院校
【文章页数】：128 页
【学位级别】：博士
【部分图文】：
V}和}PBI波形
依照上节的模型对１２．５Ｇｂ／ｓ?ＣＤ艮及１：２?ＤＥＭＵＸ电路进行了电路级设计，芯片采用??０．１８Ｐ?ｍＣＭＯＳ王艺化工实现，芯片面积为０．４７６ｍｍｘ〇．５３８ｍｍ，其版图设计和莊片照片??见图５－２１。??。。呈輸圓獅禱?Ｑ〔）?ｒｉ＇Ｑｕ??…留！通到岛??ｍ?ｍ?ｐｆＳａ?ＪＯ?ｎ?ｃｆｒ＾??（ａ）?似??图５－２１?１２．５Ｇｂ／ｓ?ＣＤ民及１：２?ＤＥＭＵＸ?（ａ）版图脚芯片照片??５丄７芯片测试结果??采用Ｃａｓｃａｄｅ?Ｍｉｃｒｏｔｅｃｈ探针测试台、Ａｄｖｅｎｔｅ巧Ｄ３１８６脉冲信号发生器Ｗ及Ｔｅｋｔｒｏｎｉｘ??ＭＳ０７１２５４Ｃ示波器等仪器对芯片进行了测试。??７４??
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【参考文献】：
期刊论文
[1]Design of 25 Gbit/s half-rate CDR with 1:2 demultiplexer for 100 GbE optical interconnects[J]. Hu Zhengfei,Chen Yingmei,Yao Jianguo,Xue Shaojia. The Journal of China Universities of Posts and Telecommunications. 2015(02)
[2]Design of a Low-Power 20Gb/s 1:4 Demultiplexer in 0.18μm CMOS[J]. PAN Min,FENG Jun. Chinese Journal of Electronics. 2015(01)
[3]A power efficient 1.0625–3.125 Gb/s serial transceiver in 130 nm digital CMOS for multi-standard applications[J]. HOU ZhongYuan,YANG Fan,LIU JunHua,ZHANG Xing. Science China（Information Sciences）. 2014(06)
[4]低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计[J]. 潘敏,冯军. 东南大学学报(自然科学版). 2013(02)
[5]12.5 Gbps 1:16 DEMUX IC with high speed synchronizing circuits[J]. 周磊,吴旦昱,陈建武,金智,刘新宇. 半导体学报. 2011(12)
[6]Jitter analysis and modeling of a 10 Gbit/s SerDes CDR and jitter attenuation PLL[J]. WANG Hui1,CHEN Ying-mei1,YI Lv-fan2,WEN Guan-guo2 1.Institute of RF-& OE-ICs,Southeast University,Nanjing 210096,China 2.Zhongxing Telecom Equipment Corporation,Shenzhen 518055,China. The Journal of China Universities of Posts and Telecommunications. 2011(06)
[7]5-Gbit/s 0.18-μm CMOS单片集成低功耗时钟恢复电路设计（英文）[J]. 张长春,王志功,施思,潘海仙,郭宇峰,黄继伟. Journal of Southeast University（English Edition）. 2011(02)
[8]A 6.25 Gbps CMOS 10 B/8 B decoder with pipelined architecture[J]. 张小伟,胡庆生. 半导体学报. 2011(04)
[9]A 2.5-Gb/s fully-integrated,low-power clock and recovery circuit in 0.18-μm CMOS[J]. 张长春,王志功,施思,郭宇峰. 半导体学报. 2010(03)
[10]基于锗硅工艺的40-Gb/s分接器[J]. 王贵,王志功,李伟,唐万春. 固体电子学研究与进展. 2009(02)
博士论文
[1]光纤传输系统用超高速时钟恢复集成电路研究[D]. 仇应华.东南大学 2006
[2]基于GaAs工艺的光通信用新型超高速分接器集成电路研究[D]. 丁敬峰.东南大学 2006
[3]高速低噪声锁相时钟恢复电路研究[D]. 王涛.复旦大学 2004
硕士论文
[1]2.5Gb/s CMOS 1:16分接器设计[D]. 夏昊天.东南大学 2006
[2]基于0.18μm CMOS工艺的低电压、低功耗、超高速集成电路设计[D]. 姜辉.东南大学 2006
[3]0.25μm CMOS 1:16分接器的研制[D]. 张晖.东南大学 2005
[4]10Gb/s CMOS时钟恢复电路[D]. 王骏峰.东南大学 2004
本文编号：3233934
【文章来源】：东南大学江苏省 211工程院校 985工程院校 教育部直属院校
【文章页数】：128 页
【学位级别】：博士
【部分图文】：
V}和}PBI波形
依照上节的模型对１２．５Ｇｂ／ｓ?ＣＤ艮及１：２?ＤＥＭＵＸ电路进行了电路级设计，芯片采用??０．１８Ｐ?ｍＣＭＯＳ王艺化工实现，芯片面积为０．４７６ｍｍｘ〇．５３８ｍｍ，其版图设计和莊片照片??见图５－２１。??。。呈輸圓獅禱?Ｑ〔）?ｒｉ＇Ｑｕ??…留！通到岛??ｍ?ｍ?ｐｆＳａ?ＪＯ?ｎ?ｃｆｒ＾??（ａ）?似??图５－２１?１２．５Ｇｂ／ｓ?ＣＤ民及１：２?ＤＥＭＵＸ?（ａ）版图脚芯片照片??５丄７芯片测试结果??采用Ｃａｓｃａｄｅ?Ｍｉｃｒｏｔｅｃｈ探针测试台、Ａｄｖｅｎｔｅ巧Ｄ３１８６脉冲信号发生器Ｗ及Ｔｅｋｔｒｏｎｉｘ??ＭＳ０７１２５４Ｃ示波器等仪器对芯片进行了测试。??７４??
脚?脚??图５－?２０?（ａ）ＶＣＯ输出６?ＧＨｚ时钟的频谱脚ＶＣＯ输出６．６ＧＨｚ时钟的频谱??依照上述ＣＤＲ的ＭＡＴＬＡＢｓｉｍ山址模型，可ｙ；ｌ初步简单的估汁系统级各参数，给??电路级设计提供参考，但是这是一个理想的模型，输入数据为理想方波，并没有考虑上??升沿下降沿的延时Ｗ及最佳采样点，也没有考虑各模块的噪声等各种因素的影响，所Ｗ??还有很多的后续工作需要完成。??５丄６版图设计与芯片照片??依照上节的模型对１２．５Ｇｂ／ｓ?ＣＤ艮及１：２?ＤＥＭＵＸ电路进行了电路级设计，芯片采用??０．１８Ｐ?ｍＣＭＯＳ王艺化工实现，芯片面积为０．４７６ｍｍｘ〇．５３８ｍｍ，其版图设计和莊片照片??见图５－２１。??。。呈輸圓獅禱?Ｑ〔）?ｒｉ＇Ｑｕ??…留！通到岛??ｍ?ｍ?ｐｆＳａ?ＪＯ?ｎ?ｃｆｒ＾??（ａ）?似??图５－２１?１２．５Ｇｂ／ｓ?ＣＤ民及１：２?ＤＥＭＵＸ?（ａ）版图脚芯片照片??５丄７芯片测试结果??采用Ｃａｓｃａｄｅ?Ｍｉｃｒｏｔｅｃｈ探针
【参考文献】：
期刊论文
[1]Design of 25 Gbit/s half-rate CDR with 1:2 demultiplexer for 100 GbE optical interconnects[J]. Hu Zhengfei,Chen Yingmei,Yao Jianguo,Xue Shaojia. The Journal of China Universities of Posts and Telecommunications. 2015(02)
[2]Design of a Low-Power 20Gb/s 1:4 Demultiplexer in 0.18μm CMOS[J]. PAN Min,FENG Jun. Chinese Journal of Electronics. 2015(01)
[3]A power efficient 1.0625–3.125 Gb/s serial transceiver in 130 nm digital CMOS for multi-standard applications[J]. HOU ZhongYuan,YANG Fan,LIU JunHua,ZHANG Xing. Science China（Information Sciences）. 2014(06)
[4]低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计[J]. 潘敏,冯军. 东南大学学报(自然科学版). 2013(02)
[5]12.5 Gbps 1:16 DEMUX IC with high speed synchronizing circuits[J]. 周磊,吴旦昱,陈建武,金智,刘新宇. 半导体学报. 2011(12)
[6]Jitter analysis and modeling of a 10 Gbit/s SerDes CDR and jitter attenuation PLL[J]. WANG Hui1,CHEN Ying-mei1,YI Lv-fan2,WEN Guan-guo2 1.Institute of RF-& OE-ICs,Southeast University,Nanjing 210096,China 2.Zhongxing Telecom Equipment Corporation,Shenzhen 518055,China. The Journal of China Universities of Posts and Telecommunications. 2011(06)
[7]5-Gbit/s 0.18-μm CMOS单片集成低功耗时钟恢复电路设计（英文）[J]. 张长春,王志功,施思,潘海仙,郭宇峰,黄继伟. Journal of Southeast University（English Edition）. 2011(02)
[8]A 6.25 Gbps CMOS 10 B/8 B decoder with pipelined architecture[J]. 张小伟,胡庆生. 半导体学报. 2011(04)
[9]A 2.5-Gb/s fully-integrated,low-power clock and recovery circuit in 0.18-μm CMOS[J]. 张长春,王志功,施思,郭宇峰. 半导体学报. 2010(03)
[10]基于锗硅工艺的40-Gb/s分接器[J]. 王贵,王志功,李伟,唐万春. 固体电子学研究与进展. 2009(02)
博士论文
[1]光纤传输系统用超高速时钟恢复集成电路研究[D]. 仇应华.东南大学 2006
[2]基于GaAs工艺的光通信用新型超高速分接器集成电路研究[D]. 丁敬峰.东南大学 2006
[3]高速低噪声锁相时钟恢复电路研究[D]. 王涛.复旦大学 2004
硕士论文
[1]2.5Gb/s CMOS 1:16分接器设计[D]. 夏昊天.东南大学 2006
[2]基于0.18μm CMOS工艺的低电压、低功耗、超高速集成电路设计[D]. 姜辉.东南大学 2006
[3]0.25μm CMOS 1:16分接器的研制[D]. 张晖.东南大学 2005
[4]10Gb/s CMOS时钟恢复电路[D]. 王骏峰.东南大学 2004
本文编号：3233934
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