基于CMOS工艺的倍频器和低噪声放大器设计
发布时间：2021-06-23 01:43
由于低频通信频段资源的枯竭以及人们对高速、宽带无线通信的需求,无线通信所使用的频段势必会向高频段发展。CMOS工艺相较于其他化合物工艺,具有低成本、集成度高的优点,而低噪声放大器与倍频器是射频前端电路中的两个重要组件,前者一般用作接收机的前置放大器,决定了整个接收系统的噪声特性;后者常用于发射机,用于倍频产生高频率的信号。因此,研究如何采用CMOS工艺设计工作在高频下的倍频器以及低噪声放大器对于现代通信系统的应用以及发展具有重要意义。首先,文章对设计中所采用的CMOS工艺和MOS场效应管作了一些简单的说明,同时概括了射频电路设计中的传输线理论。另外还介绍了射频集成电路中常用的无源器件如电感、电容,阐述了它们的实现结构与寄生参数模型。也介绍了平衡或者差分结构中常用的巴伦,分析了采用不同结构实现巴伦的差异。随后,本文设计了一款基于65-nm CMOS工艺的D波段宽带二倍频器。该电路采用单平衡拓扑结构,实现了二次谐波信号的产生和基波的抑制;采用带补偿线的螺旋式Marchand巴伦实现单端至平衡结构转换以及扩展电路带宽。该倍频器的输出频率为110～170GHz,直流功耗为2.3m W,当输入功...
【文章来源】：杭州电子科技大学浙江省
【文章页数】：64 页
【学位级别】：硕士
【部分图文】：
GHz二倍频器(b)150~220GHz二倍频器实物
杭州电子科技大学硕士学位论文3频器[28]。电路原理图如图1.2.(a)所示，该电路采用了带地屏蔽结构的晶体管实现的单管结构，这种结构可以有效减小异质结双极晶体管的集电极与基极之间的寄生反馈效应，晶体管地屏蔽结构如图1.2.(b)所示。电路测试结果表明，在输出频率134GHz处，该倍频器具有最小的转换损耗，其值为3.2dB；输出频率为132GHz时，该倍频器达到最大二次谐波输出功率，其值达到1.4dBm。除此之外，在64~69GHz的输入频率范围内，输入和输出回波损耗均优于10dB，基波抑制大于20dB。(a)倍频器原理图(b)晶体管地屏蔽结构图1.2具有晶体管地屏蔽的单管二倍频器2013年，P.Tsai等人采用65-nmCMOS工艺设计了一款输出频率为95~150GHz的平衡式二倍频器[29]。该倍频器采用了具有宽带特性的带补偿线的Marchand巴伦，倍频器具有-8dB的转换增益，3-dB带宽为45%，基波抑制大于30dB。2014年，加利福尼亚大学圣地亚哥分校的H.Lin等人基于在45-nmCMOSSOI工艺开发了一款135~160GHz的有源二倍频器，电路采用平衡结构，倍频器实物图如图1.3所示[30]。为了获得最佳性能，文章作者对晶体管的尺寸，布局和传输线进行了仔细的优化。测试结果表明，该倍频器在1V的漏极偏置电压下，在150GHz处达到的输出峰值功率为3.5dBm，并且在140~160GHz内测得的输出功率均大于2dBm，转换增益为-4至-5dB。图1.3135~160GHz平衡二倍频器芯片实物图2015年，国立台湾大学的B.Chen等人提出了一种采用90-nmCMOS工艺实现的带谐波抑制的宽带二倍频器[31]。平衡倍频器采用C类偏置的cascode拓扑结构，使二阶谐波产生最大化，其原理图如图1.4所示。在cascode结构中集成了一个椭圆低通滤波器来抑制四阶及更
杭州电子科技大学硕士学位论文3频器[28]。电路原理图如图1.2.(a)所示，该电路采用了带地屏蔽结构的晶体管实现的单管结构，这种结构可以有效减小异质结双极晶体管的集电极与基极之间的寄生反馈效应，晶体管地屏蔽结构如图1.2.(b)所示。电路测试结果表明，在输出频率134GHz处，该倍频器具有最小的转换损耗，其值为3.2dB；输出频率为132GHz时，该倍频器达到最大二次谐波输出功率，其值达到1.4dBm。除此之外，在64~69GHz的输入频率范围内，输入和输出回波损耗均优于10dB，基波抑制大于20dB。(a)倍频器原理图(b)晶体管地屏蔽结构图1.2具有晶体管地屏蔽的单管二倍频器2013年，P.Tsai等人采用65-nmCMOS工艺设计了一款输出频率为95~150GHz的平衡式二倍频器[29]。该倍频器采用了具有宽带特性的带补偿线的Marchand巴伦，倍频器具有-8dB的转换增益，3-dB带宽为45%，基波抑制大于30dB。2014年，加利福尼亚大学圣地亚哥分校的H.Lin等人基于在45-nmCMOSSOI工艺开发了一款135~160GHz的有源二倍频器，电路采用平衡结构，倍频器实物图如图1.3所示[30]。为了获得最佳性能，文章作者对晶体管的尺寸，布局和传输线进行了仔细的优化。测试结果表明，该倍频器在1V的漏极偏置电压下，在150GHz处达到的输出峰值功率为3.5dBm，并且在140~160GHz内测得的输出功率均大于2dBm，转换增益为-4至-5dB。图1.3135~160GHz平衡二倍频器芯片实物图2015年，国立台湾大学的B.Chen等人提出了一种采用90-nmCMOS工艺实现的带谐波抑制的宽带二倍频器[31]。平衡倍频器采用C类偏置的cascode拓扑结构，使二阶谐波产生最大化，其原理图如图1.4所示。在cascode结构中集成了一个椭圆低通滤波器来抑制四阶及更
本文编号：3243962
【文章来源】：杭州电子科技大学浙江省
【文章页数】：64 页
【学位级别】：硕士
【部分图文】：
GHz二倍频器(b)150~220GHz二倍频器实物
杭州电子科技大学硕士学位论文3频器[28]。电路原理图如图1.2.(a)所示，该电路采用了带地屏蔽结构的晶体管实现的单管结构，这种结构可以有效减小异质结双极晶体管的集电极与基极之间的寄生反馈效应，晶体管地屏蔽结构如图1.2.(b)所示。电路测试结果表明，在输出频率134GHz处，该倍频器具有最小的转换损耗，其值为3.2dB；输出频率为132GHz时，该倍频器达到最大二次谐波输出功率，其值达到1.4dBm。除此之外，在64~69GHz的输入频率范围内，输入和输出回波损耗均优于10dB，基波抑制大于20dB。(a)倍频器原理图(b)晶体管地屏蔽结构图1.2具有晶体管地屏蔽的单管二倍频器2013年，P.Tsai等人采用65-nmCMOS工艺设计了一款输出频率为95~150GHz的平衡式二倍频器[29]。该倍频器采用了具有宽带特性的带补偿线的Marchand巴伦，倍频器具有-8dB的转换增益，3-dB带宽为45%，基波抑制大于30dB。2014年，加利福尼亚大学圣地亚哥分校的H.Lin等人基于在45-nmCMOSSOI工艺开发了一款135~160GHz的有源二倍频器，电路采用平衡结构，倍频器实物图如图1.3所示[30]。为了获得最佳性能，文章作者对晶体管的尺寸，布局和传输线进行了仔细的优化。测试结果表明，该倍频器在1V的漏极偏置电压下，在150GHz处达到的输出峰值功率为3.5dBm，并且在140~160GHz内测得的输出功率均大于2dBm，转换增益为-4至-5dB。图1.3135~160GHz平衡二倍频器芯片实物图2015年，国立台湾大学的B.Chen等人提出了一种采用90-nmCMOS工艺实现的带谐波抑制的宽带二倍频器[31]。平衡倍频器采用C类偏置的cascode拓扑结构，使二阶谐波产生最大化，其原理图如图1.4所示。在cascode结构中集成了一个椭圆低通滤波器来抑制四阶及更
杭州电子科技大学硕士学位论文3频器[28]。电路原理图如图1.2.(a)所示，该电路采用了带地屏蔽结构的晶体管实现的单管结构，这种结构可以有效减小异质结双极晶体管的集电极与基极之间的寄生反馈效应，晶体管地屏蔽结构如图1.2.(b)所示。电路测试结果表明，在输出频率134GHz处，该倍频器具有最小的转换损耗，其值为3.2dB；输出频率为132GHz时，该倍频器达到最大二次谐波输出功率，其值达到1.4dBm。除此之外，在64~69GHz的输入频率范围内，输入和输出回波损耗均优于10dB，基波抑制大于20dB。(a)倍频器原理图(b)晶体管地屏蔽结构图1.2具有晶体管地屏蔽的单管二倍频器2013年，P.Tsai等人采用65-nmCMOS工艺设计了一款输出频率为95~150GHz的平衡式二倍频器[29]。该倍频器采用了具有宽带特性的带补偿线的Marchand巴伦，倍频器具有-8dB的转换增益，3-dB带宽为45%，基波抑制大于30dB。2014年，加利福尼亚大学圣地亚哥分校的H.Lin等人基于在45-nmCMOSSOI工艺开发了一款135~160GHz的有源二倍频器，电路采用平衡结构，倍频器实物图如图1.3所示[30]。为了获得最佳性能，文章作者对晶体管的尺寸，布局和传输线进行了仔细的优化。测试结果表明，该倍频器在1V的漏极偏置电压下，在150GHz处达到的输出峰值功率为3.5dBm，并且在140~160GHz内测得的输出功率均大于2dBm，转换增益为-4至-5dB。图1.3135~160GHz平衡二倍频器芯片实物图2015年，国立台湾大学的B.Chen等人提出了一种采用90-nmCMOS工艺实现的带谐波抑制的宽带二倍频器[31]。平衡倍频器采用C类偏置的cascode拓扑结构，使二阶谐波产生最大化，其原理图如图1.4所示。在cascode结构中集成了一个椭圆低通滤波器来抑制四阶及更
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