一种基于IEEE 1149.1和IEEE 1500的SoC可测性设计与实现

发布时间：2021-07-10 15:31

　　随着片上系统（System-on-a-Chip,SoC）的集成度以及设计复杂性的提高,芯片测试遇到了巨大的挑战。一方面IP（Intellectual Property）复用技术能加快SoC的设计过程,提高系统集成度,使单一芯片功能更多、性能更强大;另一方面随着单芯片上集成IP核数量的增加,SoC的设计复杂度和电路规模急剧上升,导致SoC测试面临巨大的挑战。因此,如何利用有限的测试芯片管脚实现SoC的可测性设计,降低层次化嵌入式内核的测试难度以及验证测试SoC的测试向量,已经成为芯片设计、测试与生产中的重要问题。本文在给出了数字电路以及SoC常采用的可测性设计技术的基本原理与实现方法后,针对目前SoC测试遇到的问题与不足,基于一款具有373万触发器、9个嵌入式内核的SoC,进行了可测性设计与实现,并通过仿真验证证明了设计方法的可行性。本文的主要内容如下:（1）面向超大规模集成电路的扫描测试设计,针对SoC测试芯片管脚资源有限的问题,设计完成了一种共享芯片管脚的测试块规划,对各个嵌入式内核的测试资源分配进行了合理的安排。然后基于可测性设计工具DFT Compiler给出了SoC顶层的扫描测... 

【文章来源】：西安电子科技大学陕西省 211工程院校 教育部直属院校

【文章页数】：88 页

【学位级别】：硕士

【部分图文】：

单晶体管的测试费用与制造费用[3]

数字电路的可测性分析与测试向量生成，常用故的缺陷。良好的故障模型应该能够准确地反映向量生成过程中能够具有足够高的计算效率。工型（Stuck-atfaultmodel）与转换故障模型（Trans逻辑故障模型，会影响逻辑电路中线路的逻辑t，PI）、主输出（PrimaryOutput，PO）、内部t 1 故障代表由于制造缺陷，逻辑门的一个管脚代表由于制造缺陷，逻辑门的一个管脚被固定最简单也是最流行的一种故障模型，因为它可能资源的占用，从而减少故障模拟与测试向量要正确的执行逻辑功能操作，还需要满足一定内沿路径传播正确的逻辑信号，业界最常用的延型中逻辑门的输入或输出端口会有慢上升（Slo迟故障，慢上升延迟故障如图 2.1 所示。

Preview_dft报告

【参考文献】：
期刊论文
[1]SOC嵌入式数字IP核通用测试方法[J]. 马昕煜,徐瀚洋,王健.  微电子学与计算机. 2019(02)
[2]测试成本的挑战及对策[J]. 章慧彬.  电子与封装. 2018(05)
[3]SoC设计方法及发展浅述[J]. 潘秀丽.  轻工科技. 2017(06)
[4]基于IEEE 1500的嵌入式芯核外壳测试封装设计[J]. 陈泳宇,陈圣俭,朱晓兵,李广进.  微电子学. 2014(05)
[5]边界扫描测试技术发展综述[J]. 刘九洲,王健.  电光与控制. 2013(02)
[6]SoC测试性设计和验证方法关键技术研究[J]. 葛鹏岳,黄考利,连光耀,徐建芬.  仪表技术. 2010(03)
[7]最新SOC测试的发展趋势[J]. 孙亚春.  中国集成电路. 2009(06)
[8]SOC的可测性设计策略[J]. 徐智伟,张盛兵.  计算机测量与控制. 2008(08)
[9]SoC设计的关键技术[J]. 汪健.  集成电路通讯. 2006(01)
[10]应用于逻辑核的BIST关键技术研究[J]. 李吉,徐勇军,韩银和,李晓维.  计算机工程. 2005(23)

硕士论文
[1]一款多核SoC的可测性设计研究[D]. 冶小刚.西安电子科技大学 2018
[2]基于IEEE标准的SOC测试调度控制网络的研究与实现[D]. 魏可望.西安电子科技大学 2018
[3]基于JTAG标准的边界扫描测试技术的分析与研究[D]. 王鏖淯.西安电子科技大学 2014
[4]边界扫描测试技术的分析与研究[D]. 杨军.西安电子科技大学 2011



本文编号：3276185