基于CNFET的末级缓存设计与研究

发布时间：2021-07-12 23:39

　　存储墙问题是限制处理器性能提升的关键问题之一,末级缓存（Last Level Cache,LLC）作为片上系统中容量最大的缓存,是影响处理器性能的关键因素。近年来,COMS的摩尔定律不再延续,碳纳米管场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）由于具有速度快、功耗低的特点,成为CMOS技术的理想替代者之一,它特别适合设计耗电的LLC。然而,目前CNFET的制造过程中存在着严重的工艺偏差（process variation,PV）,给基于CNFET的LLC带来巨大的性能损失。为了使基于CNFET的LLC最大限度的发挥出它的潜在优势,本文针对基于CNFET的LLC中的工艺偏差问题提出了一整套完整的解决方案。首先,本文利用LLC的延迟的不对称相关性,对于两种典型的LLC布局（CNT生长方向平行于字线和平行于位线）,分别提出了可变延迟的Set（VAS）的LLC和可变延迟的Way（VAW）的LLC。对于VAS LLC,进一步提出了静态页面映射策略,以确保将最常用的虚拟页映射到速度快的缓存区域。类似地,对于VAW缓存,提出了延迟感知的L... 

【文章来源】：合肥工业大学安徽省 211工程院校 教育部直属院校

【文章页数】：66 页

【学位级别】：硕士

【部分图文】：

CPU和内存之间性能增长差异[3]

图 1. 3 两种布局下的 LLC 的延迟分布Fig 1.3 Delay distribution of the LLC under two layout图 1. 4 IPC 下降的百分比

5图 1. 4 IPC 下降的百分比Fig 1.4 Percentage of IPC degradation.2 国内外研究现状近几十年来，通过不断缩小 CMOS 器件尺寸使得集成电路的性能不断提升而，近些年来摩尔定律不在延续，继续缩小晶体管的尺寸的同时也使得静态不断增长，很难再进一步提升集成电路的性能。近年来，CNFET 得益于其极静态功耗和几乎为零的泄漏功耗以及较高的电流密度开始吸引了越来越多研的关注，CNFET 成为传统 Silicon-CMOS 的理想替代者之一。CNFET 以一个个 CNT 作为导电沟道，研究表明将 CNFET 的导电沟道沿着 CNT 生长方向有助于提高基于 CNFET 的电路的良品率，长度较长的 CNT 不仅可以减少 C制造步骤而且可以降低基于 CNFET 电路的制造成本[7]。CNFET 和 MOSF


本文编号：3280877